JPS59110331A - 短絡電流抑制装置 - Google Patents
短絡電流抑制装置Info
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- JPS59110331A JPS59110331A JP57219936A JP21993682A JPS59110331A JP S59110331 A JPS59110331 A JP S59110331A JP 57219936 A JP57219936 A JP 57219936A JP 21993682 A JP21993682 A JP 21993682A JP S59110331 A JPS59110331 A JP S59110331A
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- Supply And Distribution Of Alternating Current (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は送配電系統において、負荷倶]で短絡等の事
故か発生した際、線路電流および71尤気俊器に流nる
亀流金抑制する短絡電流抑:HII裟品に1矧する。
故か発生した際、線路電流および71尤気俊器に流nる
亀流金抑制する短絡電流抑:HII裟品に1矧する。
この棟抑制装買としては従来、第1図に示すような装置
が用いらnていた。第1図において、1は電源側となる
変圧器で、この変圧器1の出力可力は線路2Vc介挿嘔
nた短絡寛流抑1b1]用の限流リアクトル等からなる
インピーダンス素子3を介して負荷4に供給される。イ
ンピーダンス系子3は平常時これに並列1ど続さjした
サイリスタレやr#ノr 器5で短絡σ扛ている。サイ
リスクじゃfur藷5は短絡事故が発生したとき、こr
Lを開放して短に?J主電流インピーダンス累子3で抑
制するようVCしてぃた。しかし、上記従来装置では次
のようなイ11!々な欠点がある。
が用いらnていた。第1図において、1は電源側となる
変圧器で、この変圧器1の出力可力は線路2Vc介挿嘔
nた短絡寛流抑1b1]用の限流リアクトル等からなる
インピーダンス素子3を介して負荷4に供給される。イ
ンピーダンス系子3は平常時これに並列1ど続さjした
サイリスタレやr#ノr 器5で短絡σ扛ている。サイ
リスクじゃfur藷5は短絡事故が発生したとき、こr
Lを開放して短に?J主電流インピーダンス累子3で抑
制するようVCしてぃた。しかし、上記従来装置では次
のようなイ11!々な欠点がある。
(イ)サイリスクしゃ断器すは平常時11°]状態であ
り、定格電流かこれには流nている。そして、類16時
T/cは入電D1tをしゃ断するため、電圧か上昇丁心
。
り、定格電流かこれには流nている。そして、類16時
T/cは入電D1tをしゃ断するため、電圧か上昇丁心
。
このため、大容量のサイリスタが必要となる。
仲ノ サイリスクしゃ断器5は単なるスイッチとしてし
か動作しないため、電圧調整は不可能である。
か動作しないため、電圧調整は不可能である。
(ハ)前記(イ)の場合において電流の立上ジでしゃW
[すると1征圧が急上昇するおそ几かある。
[すると1征圧が急上昇するおそ几かある。
に)電流零の時点でしゃ断するには短絡′屯61cを1
この発明は上記の欠点を除去し、勿路時における電流抑
制用回路装置の容bL、は小きくてよく、かつ短絡時に
一流をじゃHfしないためVt−電圧の急上昇かなく、
しかも応答性を同上させることがでさる短絡電流抑制装
置を捉供すること金目的とする。
この発明は上記の欠点を除去し、勿路時における電流抑
制用回路装置の容bL、は小きくてよく、かつ短絡時に
一流をじゃHfしないためVt−電圧の急上昇かなく、
しかも応答性を同上させることがでさる短絡電流抑制装
置を捉供すること金目的とする。
以下図面を4照してこの発明の一笑施向kr況明する前
に、この発明の原理について述べる。この原理について
は、この出龜人の発明者による公開特許(慣開昭5tj
−49629号)か出04きnている。0の公開9JF
の要約を次に読切する。
に、この発明の原理について述べる。この原理について
は、この出龜人の発明者による公開特許(慣開昭5tj
−49629号)か出04きnている。0の公開9JF
の要約を次に読切する。
第2図は一例を可変インピーダンス装bi、に使用した
回路図で、第2図において、voは1:L圧しス、z(
1は電圧源インピーダンス、VB は受電端ηl圧、1
、L は回路に流入さ扛る交流電流、Lはインターフタ
ンス、Cはコンデンサで、インダクタンスLとコンデン
サCとでフィルタPLが+jり成される。1尺、同図に
おいて、5IL−8dはサイリスクブリッジ回1賂SB
を構成するサイリスタ、DCLは「J流すアクトルであ
る。い1、第2図において、交流?′lf、Dti:
I a かフィルタFLi介してサイリスクブリッジ
回路SBに入力されると、交流篭σ)、1a はLノ二
式のよつに戎わ式nゐ。
回路図で、第2図において、voは1:L圧しス、z(
1は電圧源インピーダンス、VB は受電端ηl圧、1
、L は回路に流入さ扛る交流電流、Lはインターフタ
ンス、Cはコンデンサで、インダクタンスLとコンデン
サCとでフィルタPLが+jり成される。1尺、同図に
おいて、5IL−8dはサイリスクブリッジ回1賂SB
を構成するサイリスタ、DCLは「J流すアクトルであ
る。い1、第2図において、交流?′lf、Dti:
I a かフィルタFLi介してサイリスクブリッジ
回路SBに入力されると、交流篭σ)、1a はLノ二
式のよつに戎わ式nゐ。
+ a= f (tJ −1d−−・= (IJ但し、
f (tlはjJjみfs−12i1 % idはm
1Jiu ’ii、5 viH−である。
f (tlはjJjみfs−12i1 % idはm
1Jiu ’ii、5 viH−である。
また、idは時刻n・△Tで第3図の矢印の回さに、時
刻(n十λ)ΔTで反対の回きへ転流式ぜるものと1−
る。n・ΔTから(n+1)△T1での間の交v1シ側
蚤v;Lの平均値は次式となる。
刻(n十λ)ΔTで反対の回きへ転流式ぜるものと1−
る。n・ΔTから(n+1)△T1での間の交v1シ側
蚤v;Lの平均値は次式となる。
1a(n・ΔT)=(2λ−1) I d −=・+
2)t = n・ΔTと表わせるから結局iJ) 、
+21式からf(n・ΔT)Id=(2λ(n−ΔT)
−111dとなり、この式を変形して f(n・ΔT)=2λ(n−ΔT )−1−=−=−+
31の関係かあることになる。
2)t = n・ΔTと表わせるから結局iJ) 、
+21式からf(n・ΔT)Id=(2λ(n−ΔT)
−111dとなり、この式を変形して f(n・ΔT)=2λ(n−ΔT )−1−=−=−+
31の関係かあることになる。
(1)式に戻って、無限回スイッチングを考える。
(ΔT−0)とi a(tJ= f (tlI d f
ラグラス変換すると次式となる。
ラグラス変換すると次式となる。
I a(S) = F(8)I d
・−・・+411 a<S) 、 F(S)等大文字
は周波以領域でのIE流及び重み関数を表わしている。
・−・・+411 a<S) 、 F(S)等大文字
は周波以領域でのIE流及び重み関数を表わしている。
ここで、 +yt〕単のため;、lX2図の回路を、第
4図に示すアドミッタンスYだけの等価回路[jるため
のタイミングλftlを得ることを次VC説明する。
4図に示すアドミッタンスYだけの等価回路[jるため
のタイミングλftlを得ることを次VC説明する。
設定し次アドミッタンス全Y a (S)と′TろとI
a(S) = Y afsI ・V a(S)
””””’(5)とおけるから、この(5)式ヲ(
4)式に代入して、スイッチング周波数k F (SJ
=r 、 Y a (sJ ” V a(sI V
c” ヘF(S)Id ば、Ya(SJ=□となり所足のY a (s) 7:
)s″A現ちVa(SJ れる。V o (tlは時間関数で与え・られるがらY
a (s7/Idの演n要素を用いてf甲を後述のよ
うにして算出することができる。(f (tJはF (
SJの時間tFJ域の表現)即ち制御回路は上述の演算
全灯ないf(tJを決めて、前記(3)式からλ(tJ
を算出して、このλ(1)でサイリスタブリッジ回路S
Hのサイリスタ5a−8dをスイッチングすれば第4図
の等何回F「tが得られる。
a(S) = Y afsI ・V a(S)
””””’(5)とおけるから、この(5)式ヲ(
4)式に代入して、スイッチング周波数k F (SJ
=r 、 Y a (sJ ” V a(sI V
c” ヘF(S)Id ば、Ya(SJ=□となり所足のY a (s) 7:
)s″A現ちVa(SJ れる。V o (tlは時間関数で与え・られるがらY
a (s7/Idの演n要素を用いてf甲を後述のよ
うにして算出することができる。(f (tJはF (
SJの時間tFJ域の表現)即ち制御回路は上述の演算
全灯ないf(tJを決めて、前記(3)式からλ(tJ
を算出して、このλ(1)でサイリスタブリッジ回路S
Hのサイリスタ5a−8dをスイッチングすれば第4図
の等何回F「tが得られる。
1fc%アドミッタンスygと直列に電圧源Vgかあり
、それに電流の1gが並列にJZ続で八た第5図の等何
回路を得るためのスイッチング周波数は、 I a(SJ=Y a(St(V a(Sl+V g(
S)) 十I g(SJ とおけるので、(4)式か
ら次式が得らnる。(但し、Vgfs)+ I gI
8)は電圧源、電流源の周波数領域での表現である。)
この(6)式の右辺はすべてその値が既知であり、ラプ
ラス変換をして、スイッチング21^」波数f (t)
を求めることができる。なお、Va(Slは時間[,4
1依va(1)で与えらns ’に導関数Ya(Slは
演3’l: 」ff ll’FA 器等で構成される。
、それに電流の1gが並列にJZ続で八た第5図の等何
回路を得るためのスイッチング周波数は、 I a(SJ=Y a(St(V a(Sl+V g(
S)) 十I g(SJ とおけるので、(4)式か
ら次式が得らnる。(但し、Vgfs)+ I gI
8)は電圧源、電流源の周波数領域での表現である。)
この(6)式の右辺はすべてその値が既知であり、ラプ
ラス変換をして、スイッチング21^」波数f (t)
を求めることができる。なお、Va(Slは時間[,4
1依va(1)で与えらns ’に導関数Ya(Slは
演3’l: 」ff ll’FA 器等で構成される。
上記のようにして形成でれる7直立回路の入力にV a
(tlt入nると出力はY a (Sl・Va(S)
の時間1ぬ数表示か現わnにとVCなる。従って、V
g(S) 、 I g(SJ等も時間関数で与え、Va
(tl+Vg (tJをY a (SJの演算回路の入
力に供給し、その出力にig(t)を加えて、Idで割
ればf (t)が得られる。この算出方法は連続系とし
てだけではなく、サンプル1直系としてパルス伝達関数
で扱うことも■」Hヒである。そこで第2図に示すサイ
リスタSaイツチングTnは第5図に示す等何回路を得
ることかできる。結局、電力の質の改善に必要な等何回
路をスイッチング周波数7に適当VC選択することによ
り1作出することかできる。このため% ’+i4:圧
や無効軍刀の変化全検出してそnに対応したスイッチン
グ周波数を連続的に選ぶことにより、重圧変動や無効7
tL力を補1にする等何回路を作り出し、tlL)E変
動や無効電力の補q(七する機能を果すことかできる1
例えは、可変キャパシタンス又に可変インダクタンスに
して、無効電力を調整し、力率を改善丁にとかできる。
(tlt入nると出力はY a (Sl・Va(S)
の時間1ぬ数表示か現わnにとVCなる。従って、V
g(S) 、 I g(SJ等も時間関数で与え、Va
(tl+Vg (tJをY a (SJの演算回路の入
力に供給し、その出力にig(t)を加えて、Idで割
ればf (t)が得られる。この算出方法は連続系とし
てだけではなく、サンプル1直系としてパルス伝達関数
で扱うことも■」Hヒである。そこで第2図に示すサイ
リスタSaイツチングTnは第5図に示す等何回路を得
ることかできる。結局、電力の質の改善に必要な等何回
路をスイッチング周波数7に適当VC選択することによ
り1作出することかできる。このため% ’+i4:圧
や無効軍刀の変化全検出してそnに対応したスイッチン
グ周波数を連続的に選ぶことにより、重圧変動や無効7
tL力を補1にする等何回路を作り出し、tlL)E変
動や無効電力の補q(七する機能を果すことかできる1
例えは、可変キャパシタンス又に可変インダクタンスに
して、無効電力を調整し、力率を改善丁にとかできる。
なお、前記ijJ 変キャパシタンス又は可変インダク
タンスは電、θ1]ば並列に接続することかでさるため
、このことと併せて無効電力の調整もすることかでさる
。
タンスは電、θ1]ば並列に接続することかでさるため
、このことと併せて無効電力の調整もすることかでさる
。
ここで、上記の原理を用いtこの発明の′P施51Jを
第6図により述べる。
第6図により述べる。
記6図はこの発明の概略i%7成図で、TFは変圧3、
、LNは送電五−ρ路である。崗路LNには計重Iを後
述する電流抑制用回路装置バC8Dが設けらn6ととも
に、この回路HIW CS D VCは並列VCはりア
クドルLが接続されろ。LDは負荷である。前He’K
a抑j511 用回路装[C8Dは通常時、P ’w
V M i!ill jiりすることによってインダク
タンスを零にしておく。
、LNは送電五−ρ路である。崗路LNには計重Iを後
述する電流抑制用回路装置バC8Dが設けらn6ととも
に、この回路HIW CS D VCは並列VCはりア
クドルLが接続されろ。LDは負荷である。前He’K
a抑j511 用回路装[C8Dは通常時、P ’w
V M i!ill jiりすることによってインダク
タンスを零にしておく。
すなわち、第6図のA、B端子間は市気的に短絡状態と
なるようにしておく。セして、負荷LDに短絡事故か生
じたときVCは前記回路装j+’=l’ CS Dかイ
ンダクタンスの作用金星するようにP W M ’+i
i制御芒せ制御路111:υILヲインダクタンスtC
よって抑11.すさせる。このとさ、リアクトルL V
Cも直流か分1iij シてυ1finる。こnVcよ
って電流抑1ttll用回路装茫1csDの容重を小さ
くでさる。
なるようにしておく。セして、負荷LDに短絡事故か生
じたときVCは前記回路装j+’=l’ CS Dかイ
ンダクタンスの作用金星するようにP W M ’+i
i制御芒せ制御路111:υILヲインダクタンスtC
よって抑11.すさせる。このとさ、リアクトルL V
Cも直流か分1iij シてυ1finる。こnVcよ
って電流抑1ttll用回路装茫1csDの容重を小さ
くでさる。
fit記電流抑制回路装置N、csDはサイリスクから
形成きれるインバータ回路IVと、直流リアクトルDC
L%変圧器Tおよびインバータ回路I VをPWM制俳
するための詳細全後述する’1lll IJ1j回路C
Nから構成ざ扛でいる。第6図中、VDはP1!路LN
の電圧を検出する変圧器等からなる反流1圧検出体、D
CTはIG流電流検出体である。これら両検出体VD
、DCTは詳aを第7図に示′T割御回路CNK入力さ
れる。
形成きれるインバータ回路IVと、直流リアクトルDC
L%変圧器Tおよびインバータ回路I VをPWM制俳
するための詳細全後述する’1lll IJ1j回路C
Nから構成ざ扛でいる。第6図中、VDはP1!路LN
の電圧を検出する変圧器等からなる反流1圧検出体、D
CTはIG流電流検出体である。これら両検出体VD
、DCTは詳aを第7図に示′T割御回路CNK入力さ
れる。
第7図は制御回路CNの10ツク図で、交流電路CM、
に入力σれる。この回路CM、にはlに圧源として設足
されたVgが供給でれ、この回路CM、で両者は加′n
、きれる。加n用刀(ば周波数領域演算回路FOPK人
力さnる。この演算回路FOPには直流電流検出体DC
Tの出力Idか入力さn′″C演算さ扛る。演算回路F
OPは前述したようにY a(SJ/ I d −(V
a(S)+Vg(S)) k $%し、かつ結果全時間
領域に変換する。なお、Ya(Stは任nに設足さ扛た
アドミッタンス、Va(81はダ流入力宙圧である。
に入力σれる。この回路CM、にはlに圧源として設足
されたVgが供給でれ、この回路CM、で両者は加′n
、きれる。加n用刀(ば周波数領域演算回路FOPK人
力さnる。この演算回路FOPには直流電流検出体DC
Tの出力Idか入力さn′″C演算さ扛る。演算回路F
OPは前述したようにY a(SJ/ I d −(V
a(S)+Vg(S)) k $%し、かつ結果全時間
領域に変換する。なお、Ya(Stは任nに設足さ扛た
アドミッタンス、Va(81はダ流入力宙圧である。
ここで、上記の結果に電流源の設定ftrf、 I g
(tJを前記Idで除算し第2突き合せ回路CM、で
加算さ′nた出力か重み関数f (t)となる。この関
数f (tJが時間領域演算回路TOPK入力さnて1
+f (tJ/2の演算が行なわれ、出力にスイッチ
ング間1a<出力λtt+がflらnる。この出力λt
t+は比戦器CPMに入力さn1鋸歯状波発生器TO3
の出力と比1(佼され、その比較結果が第1点弧回路G
TI金介してit、I 記丈イリスクブリッジ回路SB
のサイリスタのケートに供給さf′したサイリスタはp
W M 1fill fdllさ扛る。O8Cは発振
器で、この発振器OSCの出力は鋸歯状波発生器TO8
に供給さC6とともに、J52点弧回路GT、 ”i介
して前記インバータ回h’:s I Vのサイリスタの
ゲートに供給さtL”jイリスタid PWMfI+制
御さtLる。
(tJを前記Idで除算し第2突き合せ回路CM、で
加算さ′nた出力か重み関数f (t)となる。この関
数f (tJが時間領域演算回路TOPK入力さnて1
+f (tJ/2の演算が行なわれ、出力にスイッチ
ング間1a<出力λtt+がflらnる。この出力λt
t+は比戦器CPMに入力さn1鋸歯状波発生器TO3
の出力と比1(佼され、その比較結果が第1点弧回路G
TI金介してit、I 記丈イリスクブリッジ回路SB
のサイリスタのケートに供給さf′したサイリスタはp
W M 1fill fdllさ扛る。O8Cは発振
器で、この発振器OSCの出力は鋸歯状波発生器TO8
に供給さC6とともに、J52点弧回路GT、 ”i介
して前記インバータ回h’:s I Vのサイリスタの
ゲートに供給さtL”jイリスタid PWMfI+制
御さtLる。
上記のようにしてインバータ回路IVのサイリスクをP
W M ?1i11稙1−jるだけで電流抑制用回路
装置1゛(C8Dを等1曲インダクタンスにで@ゐ。
W M ?1i11稙1−jるだけで電流抑制用回路
装置1゛(C8Dを等1曲インダクタンスにで@ゐ。
次に上記実/1III例を用い比ときの有用性について
述べるに、リアクトルLが第t3図のようしτ→χ絖芒
扛ていないj筋合で、電流抑制用回路装置C8Dのみの
ときの容W k求めると次のようになり。ここで変圧器
TFのインダクタンスが15%であったとする。短絡事
故発生のとさ、抑刷作用か軸かないと、1Jil路LN
Kは、6.67バーユニツト(pu)の短絡電流が流n
る。そこで、遜Wr器の鵠1jノr能力を考慮して短絡
電流を3.3tipu に抑flillさせる。
述べるに、リアクトルLが第t3図のようしτ→χ絖芒
扛ていないj筋合で、電流抑制用回路装置C8Dのみの
ときの容W k求めると次のようになり。ここで変圧器
TFのインダクタンスが15%であったとする。短絡事
故発生のとさ、抑刷作用か軸かないと、1Jil路LN
Kは、6.67バーユニツト(pu)の短絡電流が流n
る。そこで、遜Wr器の鵠1jノr能力を考慮して短絡
電流を3.3tipu に抑flillさせる。
このようにしたとき、A、B端子rFiJ (7J %
圧は0.5pu になり、電流1da33pu か全’
f+Vr ”=a、’ fALl’ll Hrll用回
路装置C8Dを通って流nるから短絡時に必要な装置容
量は0.5X388=1.67puとなる1、しかし、
第6図に示すようにリアクトルL全A。
圧は0.5pu になり、電流1da33pu か全’
f+Vr ”=a、’ fALl’ll Hrll用回
路装置C8Dを通って流nるから短絡時に必要な装置容
量は0.5X388=1.67puとなる1、しかし、
第6図に示すようにリアクトルL全A。
B端子間に仮続すると、短絡時にはA、B龜子1−jに
電圧が生じるから短絡電流は回路装fi% CS Dと
リアクトルLとに分流σれて流nるようになる。
電圧が生じるから短絡電流は回路装fi% CS Dと
リアクトルLとに分流σれて流nるようになる。
このため、回路装置C8Dの容量は0.5puX1pu
= 0.5 p uとなり、前述したよ5にリアクトル
LイC接続しない場合に比較して容f’d:が小さくな
る。この結果回路装置+jの芥1】r金小さくでさるオ
)」点があな。
= 0.5 p uとなり、前述したよ5にリアクトル
LイC接続しない場合に比較して容f’d:が小さくな
る。この結果回路装置+jの芥1】r金小さくでさるオ
)」点があな。
なお、前記回路i<(行CS D VCオイ”’C1]
)11常時(1定格屯bICか流7’しているので、短
絡時の回?t+4 Q、’、各ir5 C8D電流は定
格電流以下に抑え几は良い。
)11常時(1定格屯bICか流7’しているので、短
絡時の回?t+4 Q、’、各ir5 C8D電流は定
格電流以下に抑え几は良い。
第8図および第9図は第6図とは異なゐ′16.流抑f
t1ll用回路装置C8Dを示す実施例の概略構成し句
で、第6図と同一部分I″il#J−il#J−符号。
t1ll用回路装置C8Dを示す実施例の概略構成し句
で、第6図と同一部分I″il#J−il#J−符号。
第8図および@9図において、RFはコンバータ回j!
i5、TF、は変圧器、Cはコンデンサである。
i5、TF、は変圧器、Cはコンデンサである。
以上述べたように、この発明によtば、送電173Hj
路にリアクトルを直列に介挿するとともに、このたので
、短絡時にはりアクドルと回路上1r(とに短絡電流を
分流させて流丁ためにその回路装置6の容ら1.を小さ
くでさ、かつ短絡時107−じゃ1す「を行わないため
に′■圧の急上昇も生じない効果力・ある。
路にリアクトルを直列に介挿するとともに、このたので
、短絡時にはりアクドルと回路上1r(とに短絡電流を
分流させて流丁ためにその回路装置6の容ら1.を小さ
くでさ、かつ短絡時107−じゃ1す「を行わないため
に′■圧の急上昇も生じない効果力・ある。
第1図は従来v/1iを示す概略+、16成し」、;t
s;z図はこの発明の原理全貌り」するための回路図、
第3図はスイッチング時間関係金示′T図% ej’;
4図および第5図は等何回路図、第6図はこの発明の
一実施例を示す概略構成図、第7図は制御回路の詳細を
示すブロック図、第8図および第9図は第6図と異なる
電流抑制用回路装置を示す板略4F¥成図である。 L・・・リアクトル、C8D・・・電流抑11・lj用
回路装r1、CN・・・制御回路。 −148− 第8図 第9図 L−−−−J
s;z図はこの発明の原理全貌り」するための回路図、
第3図はスイッチング時間関係金示′T図% ej’;
4図および第5図は等何回路図、第6図はこの発明の
一実施例を示す概略構成図、第7図は制御回路の詳細を
示すブロック図、第8図および第9図は第6図と異なる
電流抑制用回路装置を示す板略4F¥成図である。 L・・・リアクトル、C8D・・・電流抑11・lj用
回路装r1、CN・・・制御回路。 −148− 第8図 第9図 L−−−−J
Claims (2)
- (1) 送電線路にリアクトル全直列に介挿するとと
もに、このリアクトルKli流抑i1?lJ用回旦、S
装置+:1:金後絖し、通常時VCは前記電υIL抑1
b1]用回路装置1′(金7+i気的に短絡状態に動作
させ、負荷短絡時には創dいに流抑制用回路装置に電圧
又はインピーダンス金持たせて短7畠時の屯tIL全抑
制させるとともに短絡1.電流の一部をリアクトルに分
流式せるようにしたことを特徴と′rる短絡℃流抑制装
置。 - (2)前記電流抑制用回路装置はインバータ回路と、こ
の回路と送電線路とを接続する変圧器と、前記インバー
タ回路に流扛る直流電流と送電f:J路の交流電圧とか
供給され、前記インバータ回路全PVI/M制御する信
号を送出する制御回路とk ’1.!iifえたことを
特徴とする特許請求の範囲第1項に8己載の短絡電流抑
制装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57219936A JPS59110331A (ja) | 1982-12-15 | 1982-12-15 | 短絡電流抑制装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57219936A JPS59110331A (ja) | 1982-12-15 | 1982-12-15 | 短絡電流抑制装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59110331A true JPS59110331A (ja) | 1984-06-26 |
JPH0465615B2 JPH0465615B2 (ja) | 1992-10-20 |
Family
ID=16743339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57219936A Granted JPS59110331A (ja) | 1982-12-15 | 1982-12-15 | 短絡電流抑制装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59110331A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61251421A (ja) * | 1984-10-24 | 1986-11-08 | アルストム | 超伝導発電機により供給される交流の変化速度を制限する装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5066130U (ja) * | 1973-10-17 | 1975-06-14 | ||
JPS5321542A (en) * | 1976-08-12 | 1978-02-28 | Fujitsu Ltd | Error data memory circuit |
JPS5649629A (en) * | 1979-09-28 | 1981-05-06 | Meidensha Electric Mfg Co Ltd | Circuit constant generator |
-
1982
- 1982-12-15 JP JP57219936A patent/JPS59110331A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5066130U (ja) * | 1973-10-17 | 1975-06-14 | ||
JPS5321542A (en) * | 1976-08-12 | 1978-02-28 | Fujitsu Ltd | Error data memory circuit |
JPS5649629A (en) * | 1979-09-28 | 1981-05-06 | Meidensha Electric Mfg Co Ltd | Circuit constant generator |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61251421A (ja) * | 1984-10-24 | 1986-11-08 | アルストム | 超伝導発電機により供給される交流の変化速度を制限する装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0465615B2 (ja) | 1992-10-20 |
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