JPS59107536U - 負荷制御盤 - Google Patents
負荷制御盤Info
- Publication number
- JPS59107536U JPS59107536U JP19017682U JP19017682U JPS59107536U JP S59107536 U JPS59107536 U JP S59107536U JP 19017682 U JP19017682 U JP 19017682U JP 19017682 U JP19017682 U JP 19017682U JP S59107536 U JPS59107536 U JP S59107536U
- Authority
- JP
- Japan
- Prior art keywords
- load control
- control panel
- multiple power
- electrical switching
- lines connected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は従来例の回蕗図、第２図は本考案の一実施例の
回路図、第３図は本考案の他の実施例の全体構成図、第
４図は同上における負荷制御盤の内部構成を示す回路図
である。 １は分電盤、Ｌ□〜Ｌ、は負荷、ｒ工〜ｒ、はリレー接
点、Ｘ□〜Ｘ８は電源入力線、Ｙ□〜Ｙ８は電源出力線
である。
回路図、第３図は本考案の他の実施例の全体構成図、第
４図は同上における負荷制御盤の内部構成を示す回路図
である。 １は分電盤、Ｌ□〜Ｌ、は負荷、ｒ工〜ｒ、はリレー接
点、Ｘ□〜Ｘ８は電源入力線、Ｙ□〜Ｙ８は電源出力線
である。
Claims (1)
- 分電盤につながる複数本の電源入力線と負荷につながる
複数本の電源出力線との間にそれぞれ電気開閉接点を′
設けて成る負荷制御盤において、各電気開閉接点にそれ
ぞれ高抵抗素子を並列に接続して成る負荷制御盤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19017682U JPS59107536U (ja) | 1982-12-15 | 1982-12-15 | 負荷制御盤 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19017682U JPS59107536U (ja) | 1982-12-15 | 1982-12-15 | 負荷制御盤 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59107536U true JPS59107536U (ja) | 1984-07-19 |
Family
ID=30409832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19017682U Pending JPS59107536U (ja) | 1982-12-15 | 1982-12-15 | 負荷制御盤 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59107536U (ja) |
-
1982
- 1982-12-15 JP JP19017682U patent/JPS59107536U/ja active Pending
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