JPS5899870A - 情報処理システム - Google Patents

情報処理システム

Info

Publication number
JPS5899870A
JPS5899870A JP56197667A JP19766781A JPS5899870A JP S5899870 A JPS5899870 A JP S5899870A JP 56197667 A JP56197667 A JP 56197667A JP 19766781 A JP19766781 A JP 19766781A JP S5899870 A JPS5899870 A JP S5899870A
Authority
JP
Japan
Prior art keywords
bus
common
information
transfer
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP56197667A
Other languages
English (en)
Inventor
Yoshihisa Oota
義久 太田
Katsuyuki Okada
勝行 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Oki Electric Industry Co Ltd
Original Assignee
Nippon Telegraph and Telephone Corp
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp, Oki Electric Industry Co Ltd filed Critical Nippon Telegraph and Telephone Corp
Priority to JP56197667A priority Critical patent/JPS5899870A/ja
Publication of JPS5899870A publication Critical patent/JPS5899870A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4004Coupling between buses
    • G06F13/4022Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は個別バスと共通バスの2階層のバスを使用し、
複数のサブシステムと共通装置群より構成されるマルチ
プロセッサシステムの情報処理シス°テムに関する(の
−である。
第1図はマルチプロセッサにより構成される情報処理シ
ステムの構成例を示したものである。第1図にお(・て
、1はサブシステム0 (5UBSYS O)、2はサ
ブレステAn−(SUBSYSn)を示し、。個のサブ
システムによ−り構成されるマルチプロセッサシステム
のうち2個のサブシステムのみを代表して示している。
1;1及び2−1は中央処理装置(CPUo及びCPU
fl)、1−2及び2−2は主としてサブシステム内の
装置によりアクセスされるローカルメモリ(LMo及び
LMn)、1−3〜l−4及び2−3〜2−4は入出力
装置(IOI)l、〜IOo、及び10no〜■0Iv
n)である。なお、前記入出力装置は説明を簡単にする
ために、データシル装置(IJCH)、入出力制御装置
(IOC)及び入出力装置(io)を代表させて示して
いる。1−5及び2−5はサブレぶテム内の装置間を接
続する個別バス(LBUS。及びLBUSn)、1−6
及び2−6は前記の個別バスと後述する共通ジス間を接
続し、両バス間の情報転送を行うバスアダプタ(BAD
Po及びBADPn)、3−0及び3−1は前記BAD
Po、BADPn及び後述するサブシステム間で共通に
使用される装置(共通装置)間を接続する共通バス(C
BUS。及びCBUS、)である。
4は前記共通バス(CBUS。、CBUSl)のバス使
用権を決定する共通パスアーピータ(CBAll)、5
は前記サブシステム1〜2及び後述する共通入出力装置
によりアクセスされる共通メモリ(CM)、6〜7は前
記サブシステム1〜2により共通に使用される共通入出
力装置(l0co−IOe、 )である。
個別バス及び共通バスに応答確認転送方式を使用した従
来のシステムにおいては、サブシステム内の装置から共
通バスに接続された装置をアクセスする場合、例えばサ
ブシステム0内のCPU。
(1−1)からCM5のデータを読取る場合は、まずC
PUo(1−1)からLBUSo(1−5)の使用要求
信号をBADPo(1−6)に出す(個別バスのバスア
ダプタ(図示せず)がBADPo(1−6)にある場合
であり、該アダプタはCPUo(1−1)に設けられる
場合もある)。
CPUoはBADPo(1−6)からLBUSoの使用
許可信号を受信した後、メモリアドレス情報をLBUS
(1−5)のアドレス線に送出する。次に、BADP。
(1−6)は該メモリアドレス情報によりCM5に割付
けられているメモリアドレスが指定されていることを認
識し、CBADP4に対して共通バス(CBUS。
又はCBUS、)の使用要求信号を送出し、CBADP
4からの共通バス使用許可信号を受信した後、前記のメ
モリアドレス情報を共通バスにそのまま中継する。該ア
ドレス情報(データ読出し指令、メモリアドレス等によ
り構成される)によりCM5が起動され、指定されたア
ドレスのメモリ内容の読取り動作を実行する。次に、C
M5は前記動作により読取ったデータを共通バスのデー
タ線に送出する。BADPo(1−6)が該データを受
信するとLBUS。(1−5)のデータ線にそのまま中
継する。
CP[Jo(1−1)が該データを受信することにより
、前記のアドレス情報の送出を止め動作を終了する。
以上説明したようにCPUo(1−1)からCM5をア
クセスする場合、個別バスLBUS。(1−5)及び共
通バス(CBUS)が動作終了時まで占有されるため、
その間サブシステム(5UB8YS O) 1 内17
)装置はLBUS。(1−5)を使用できないという欠
点がある。また、個別バスの使用が許可されても共通バ
スが使用中であれば、該使用中状態が解除されるまで待
合せする必要があり、その間個別バスも占有されるとい
う欠点がある。さらに、共通バスは複数のサブシステム
内装置と共通バスに接続されている装置(CM5 、 
l0co〜IOe、) (以下共通装置と称す)間のデ
ータ転送及び共通装置間のデー夕転送に使用されるため
、共通バス占有時間を少なくしバスのスループット(転
送能力)を大きくする必要がある。
本発明は従来の技術の上記欠点を改善することを目的と
し、共通バスのインタフェースを時分割転送方式として
バスのスループットを向上させると共に、バスアダフリ
(BADP)に一時記憶機能を設け、サブシステム内装
置と共通装置間のデータ転送において、BADPで個別
バス(LBUS)及び共通バス(CBUS>の情報を一
時記憶することにより、個別バス(LBUS )及び共
通バス(CBUS >の占有時間を減少させることを特
徴とする。以下1図と同様である。ただし、個別バスの
インタフェースは一連の動作シーケンス終了時までバス
が占有される応答確認転送方式であり、一方、共通バス
のインタフェースは情報転送時のみカハスが占有される
時分割転送方式である。
第2図は本発明め実施例におけるバスアダプタ(BAD
P)の構成例で、サブシステム0(第1[ヌ1の1)内
のBADPo(1−6)を代表させて示している。
第2図において、lOは個別バス(L13USo) 1
−5の内容を一時記憶する出力バッファレジスタ(01
31t、)、11は共通バス(CBU、So/CBUS
、)の内容を一時記憶する入力バッファレジスタ(It
(R,)、12はLBUSo(1−5)のアドレス情報
によりサブシステム内装置間の情報転送か、もしくはサ
ブシステム内装置から共通装置への情報転送であるかを
判定する個別バス情報転送先検出回路(LBTDE’I
’)、13は共通バスのアドレス情報により自すブシス
テム内装置に転送される情報であるかどうかを判別する
共通Aス情報転送先検出回路(CBTDET)、14は
LBUS。(1−5)とのインタフェース及びバス1!
4]転送動作に関する制御を行う個別バスインタフェー
ス制御回路(LBIFCTL)、15は共通バスとのイ
ンタフェース及びバス間転送動作に関する制御を行う共
通バスインタフェース制御回路(CBIIi’CTL)
、16はBADPoがバス間転送動作中であることを示
すビジー・フリップフロップ(BSYFI”) 、17
はBADPo(1−6)から送出した動作指令に対して
規定時間内に指定装置からの応答が無い場合のインタフ
ェースエラー(無応答)を検出するためのタイマー(T
IM)、18は後述する第3図(b)の受信先系・装置
番号(B、ENO) 55及び送信元系、装置番号(S
ENO)56を作成する系・装置番号発生回路(ENO
G )、21〜22はアンドゲート、24〜25はオア
ゲート、26はLBUSo(1−5)の使用権を決定す
る個別バス・パスアービータ(LBAB )、27は2
本の共通バスの内どちらのバスと論理的に接続されるか
を規定する共通バスルート・フリップフロップ(ROU
T )で、0″の場合は共通バス0(CBUS。)3−
0が、また1″の場合は共通バス1(CBUS、)3−
1が選択される。28はBADPoと共通バスとの論理
的な接続または切離しを規定するアイソレーション・フ
リップフロップ(ISOLFF)で、@0”の場合は接
続状態を、また1″の場合は切離し状態を規定する。2
9〜36はバスドライバー、37〜40はバスレシーバ
−である。ただし、バスドライバー及びバスレシーバ−
は複数ビットの内1ピット、のみを代表して図示してい
る。41はパリティ発生回路、42はパリティチェック
回路である。
第3図(a)及び(blは本発明の実施例におけるバス
情報フォーマット例を示し、(a)は個別バス情報のフ
ォーマット例を、また(b)は共通バス情報のフォーマ
ット例を示す。なお、パリティピットの有無はシステム
により異なるため図では省略している。
第3図(a)において、59は動作指令情報な送出中で
あることを示す動作指令用同期信号(SSYN)、51
は前記の動作指令情報にもとすいて動作を実行した結果
の応答情報な送出中であることを示す応答情報を送出中
であることを示す応答情報用同期信号(R8YN ) 
、 52は動作指令情報において(SSYN−1”)は
動作種別情報等を含み、応答情報において(R8YN=
”l”)はエラー情報等を含む制御情報フィールド(C
TL)、53は動作指令情報時にメモリアドレス、入出
力装置アドレス等のアドレス指定情報を含むアドレスフ
ィールド(ADR8) 、 54は書込みまたは読出し
データが送出されるデータフィールド(DATA)であ
る。前記5ト54の信号は応答確認転送方式の個別バス
上の信号で送信元装置から送出された後、受信装置から
の応答情報が送信元装置へ反送されるまでの間保持され
る信号である。
第3図(b)において、(3)′〜54′は第3図(a
)の関〜54と論理的に同一内容であるが、時分割転送
方式の共通バス上の信号で1バスサイクルの間のみ送出
されるパルス信号である。55は前記刃′〜ヌ′の情報
を受信すべきサブシステムまたは共通装置を指定する受
信先系・装置番号フィールド(RENO)、56 &’
! 前記50’〜54′の情報を送出したサブシステム
または共通装置を示す送信元系・装置番号フィールド(
SENO)である。なお、55〜56の情報もパルス信
号として送出される。第3図(a)及び(b)において
は、アドレスフィールド(ADR8)とデータフィール
ド(DATA“)を独立に設けているが、同一フィール
ドに収容し時分割的に伝送することも可能である。
第4図(al及び(blは本発明の実施例における制御
タイミング例を示し、(a)ばCPUが同一サブシステ
ム内のローカルメモリ(LM)からデータを読出す場合
の制御タイミング例を示し、(b)はCI) Uがサブ
システム外の共通メモIJ(CM)からデータを読出す
場合の制御タイミング例を示す。
次に第1図〜第4図により本発明の実施例におけるCP
Uo(1−1)がI、M。(1−2)からデータ読出し
を行う場合について説明する。まず、CPUo(1−t
 )はLBUS。(1−5)の使用権を得るために、個
別バス使用要求信号(LBRO)を第2図の60の信号
線を通して、第4図(alの100のタイミングでBA
DPo(1−6)内のLBAB26に送出する。LBA
B26はあらかじめ決定されている優先順位に従って個
別バス使用許可信号(LBAK)を第2図の信号線61
を通して第4図101のタイミングでCPUo(1−1
)に送出する。
、次にCPUo(1−t)は、LBUSo(1−5)へ
同期信号5SYN50と共にメモリ読出し指令を含むC
TL52、メモリアドレスADR853を第4図の10
2及び103のタイミングで送出する。この時送出され
たADR853の内容は上位の複数ビットによりローカ
ルメモリ(LM)指定か、もしくは共通メモ!j(CM
)指定から決定できるようになっており、この場合はロ
ーカルメモリが指定される内容になっている。
前記の動作によりLBUS。(1−5)上に送出された
情報により、LM。(1−2)は自装置に対するデータ
読出し指令であることを認識し、データ読出し動作を開
始する、(第4図103に示す)。この時、BADPo
(1−6)内のLBTDET12は共通装置に対する動
作指令でないために動作しない。次に、LM。
(1−2)はデータ読出口動作を実行し、応答情報用同
期信号(R8YN)51を第4図104のタイミングで
、また読取りデータ及びエラー情報を105のタイミン
グでLBUS。(1−5)に送出する。
一方、CPU0(1−1)はR8YN 104を受信す
ることにより、LM。(1−2)の動作が終了したこと
を認識しLBRO1ooを1”状態にすると共に、前記
の読取りデータ及びエラー情報を受信する。該LBRO
100が″′θ″状態になることによりLBAB26は
LBAKlolを10”状態にし、他のLBUSo(1
−5)に対する使用要求に対して使用許可を与える(図
示せず)。
以上の一連の動作によりCPU0(1−1)によるLM
(1−2)からのデータ読出し動作は終了する。
次に、CPUo(1−1)がCM5がらデータを読出す
場合の動作を説明する。前記の場合と同様に、CPU0
(1−1)ハLBILO106ヲLBAB26へ送出し
、LBAK107を受信した後、8SYNIQg及びC
TL。
ADR8109をI、BUSo(1−5)へ送出する。
この時送出されたアドレス情報(ADR8)の上位の複
数ピットは、共通メモu (CM)5が指一定される内
容になっている。従って、LM。(1−2)は動作しな
い。
一方、BADPo(1−6)のLBTDET 12はL
HUS。(1−5)上のCTL52及びADR853の
内容により、共通バスに接続されているCM5 K対す
る動作指令であることを検出し、信号線62を通してL
BIFCTL14及びCBIFCTL15を起動する。
LBIFCTL14は、BADPo(1−6)がバス間
転送動作中であるかどうかをBSYFF16の内容によ
り判定し、動作中(BSYFF−1”)であれば第4図
110のタイミングでバスアダプタ動作中信号(BAB
SY)をLBUS。
(1−5)へ送出する。一方、バス間転送動作中でなけ
れば(BSYFF−0”)、BADPo(1−6)がバ
ス間転送動作を開始することを示すバスアダプタ応答信
号(BARLY)を第4図111のタイミングでLBU
S 。
(1−5)へ送出すると共に、BSYFF16を1”に
セット(第4図112)及びTIM17に対して計数を
開始させる(第4図113)。さらに、第2図の制御信
号63によりLBUS。(1−5)の内容をQBRlo
に受信する。CPUo(1−1)は前記のBA88Y1
10を受信した場合はLBRO106を1”状態にし、
BADPo(1−6)のバス間転送動作中が解除された
後再び前記の動作を行う(図示せず)。また、前記BA
RLY 111を受信した場合は、BADPo(1−6
)がバス間転送動作に入りLBUS。(1−5)の内容
が受信されたため、LBIも0106を″0″状態にす
ると共に、5SYN108及びCTL 、 ADR81
09を開放状態にしてLBUS。
(1−5)を開放し、後述するBADPo(1−6)か
らのfLs YN信号(第4図125 )’の待合せ動
作に入る。
一方、BADPo(1−6)はCBIFCTL15によ
りCBAB4に対して共通バスの使用要求信号(CBR
O)を信号線64を通して第4図114のタイミングで
送出する。CBAB4はあらかじめ決定されている優先
順位に従って共通バス使用許可信号(C13AK )を
信号線65によりBADPo(1−6)へ第4図115
のタイミングで送出する。BADPo(1−6)は該C
BAKl15を受信すると、第4図の116のタイミン
グ(1クロツクサイクルのパルス信号)処より、第3図
(blK示す内容、即ち前記のQBRloの内容(SS
YN50’。
CTL52’、 ADR853つ、RENO55及び8
ENO56を送出する。
次に前記の動作を第2図により詳細に説明する。
まず、2本の共通バスCBUS。(3−0)とCBUS
、(3−1)の選択はBADP、 (1−6)内のRI
JUTFF27により行われる。該ROUTFF27の
設定はプログラムにより行われるか、もしくはスイッチ
等により強制指定され、10”に設定されている場合は
CBUS。(3−0)が、1″に設定されている場合は
CBUS、 (3−1)が選択される。また、診断等に
おいて使用される共通バスとBADP、(1−6)との
論理的な接続/切離しは、l5OLFF28によりん定
される。該l5OLFI;’28の設定は前記ROUT
FF27と同様の方法により行われ、0″の場合は接続
状態に1また′l”の場合は切離し状態に規定される。
前記ROUTFI”27とl5OLFF28の出力はア
ンドゲート21及びアンドゲート22に入力され、該ア
ンドゲート21はROUTFF’=”o″、l80LF
F−0”の場合K”1″出力となり、信号@66を通゛
してCBUSo(3−0)に接続されているバスドライ
バ31 、33 、35及びバスレシーバ37.39に
入力され、該バスドライバ及びパスレシーバが有効状態
になる。他の場合(アントゲ−)21の出力が”0”の
場合)は無効状態となり、論理的にCBUS。(3−0
)とは切離された状態になる。
同様に、アンドゲート22の出力はROUTFF=″1
″。
l5OLFF=”0”の場合に”1″出力となり、信号
線67を通してCEjUS□(3−1)に接続されてい
るバスドライバ32 、34 、36及びパスレシーバ
38.40に入力され、該バスドライバ及びパスレシー
バが有効状態になる。他の場合(アンドゲート22の出
力が0”の場合)は無効状態となり、CBUS、 (3
−1)とBADPo(1−6)とは論理的に切離された
状態になる。
次に、0BRIOに保持されている内容は、信号線68
を通してバスドライバ31〜32に入力される。また、
PG41によりパリティビットが発生され、同時に前記
バスドライバ忙入力される(パリティビットの付加は第
3図(b)の各フィールドに対して付加するか、全体で
1ピツトを付加するか等の決定はシステムにより異なる
)。さらに、ENOG18により第3図(blのR,E
NO55及び5ENO56を発生し、信号線70を通し
てバスドライバ33〜34に入力される。この時、RB
NO55は0BFLIOに保持されているADR8の内
容の自装置指定部(上位の複数ピット)を抽出して作成
され、5ENO56はあらかじめ決められているBAD
Po(1−6)の属するサブシステム番号が固定的に送
出される。前記の方法により、共通バスに送出すべき情
報がバスドライバ31〜34に入力されると共に、CB
IFCTL15から信号線71を通して送出パルス信号
(1クロックサイクル;第4図116のパルス幅)が送
出される。この時、前記バスドライバ31〜34には前
記の信号線66〜67により有効/無効指定が行われて
いるため、該信号線の内容により規定されるバスドライ
バが動作し、前記の如く第3図(blの内容が第4図1
160りイミノジで共通バスに送出される。
以下の説明では、BADPo(1−6)がCBUS。(
3−0)と論理的に接続された場合について説明する。
前記の如くして第4図116のタイミングで第3図(b
lの内容がCBUS。(3−0)に送出され、0M5が
自装置に対するデータ読出し指令であることを認識する
と、該CBUS。(3−0)上の情報を受信し、データ
読出し動作を開始する(第4図117)と共K、第4図
118のタイミングで情報受信信号(RLY)をCBU
S、 (3−0)に送出する。次に、 BADP、(1
−6)は前記RLY信号118を信号線72、バスレシ
ーバ37゜オアゲー)24及び信号線73を通してCB
TDET13により受信し、受信先装置(この場合は0
M5 )が動作を開始したことを認識する。なお、第4
図118のタイミングでRLY信号118を受信しなか
った場合は、インタフェースエラーと見做して後述する
エラー処理を実行する(図示せず)。
さらに、0M5はデータ読出し動作を開始した後、読取
りデータ送出のため第4図119のタイミングでCBA
B4に対して共通バス使用要求信号(CBR,0) 1
19を送出し、CBAB4から第4図120のタイミン
グ(待合せが無い場合を示す)で共通バス使用許可信号
(CBAK)を受信する。次いで、記憶部から読取った
データ(DATA) 54’、応答情報用同期信号(R
8YN)51’、データ読取り動作中にエラーが検出さ
れたかどうかを示すエラー情報を設定した制御情報フィ
ールド(CTL)52’及び前記の第4図116のタイ
ミングで受信した情報の一部であり送信元系・装置番号
を示す8EN056を新たに受信先系・装置番号に指定
したRENO55,0M5の装置番号を示す5EN05
6等を第4図121のタイミングでCl5US。(3−
0)へ送出する。
次に、BADPo(1−6)は信号線72、パスレシー
バ37、オアゲート24、信号線73を通して、前記の
CBUSo(3−0)上のR8YN 、 RENO、5
ENOをCBTDET 13で受信し、自装置に対する
応答情報であることを検出□することにより、信号線7
4によりIBRllに対して読取りデータ(DATA 
)の受信を指示すると共に、CBIFCTL15及びL
L31FCTL14を信号線75を通して起動する。こ
の時、読取りデータ(I)ATA )は信号線76、パ
スレシーバ39、オアゲート25及び信号線77を通し
てIBRIIに入力されると共に、PCK42によりパ
リティチェックが行われ、該パリティチェック結果はC
BTDET13に送出される。前記の動作建おいて、C
BTDET 13から起動されたCBIFCTL15は
、第4図122のタイミングで受信応答信号(RLY)
を信号線78、バスドライバ35を通してCBUSo(
3−0)へ送出し、一連の共通バスインタフェース動作
を終了する。
次に、前記動作たより起動されたLBIFCTL14は
、CPUo(1−1)へIBRllに受信シタチータラ
送出するために、LBAB26に対して信号線79を通
してLBUSo(1−5)の使用要求信号(LBRO)
を第4図123のタイミングで送出すると共に、TIM
17のリセットを信号線81を通して行う(第4図11
3参照)。
さらに、信号線80を通してLBAB26からバス使用
許可信号(LBAK)124を受信すると、第4図12
5のタイミングで応答情報用同期信号(R8YN )を
ドライバ29を通して、また第4図126のタイミング
で読取りデータ(DATA)及びエラー情報な含んだ制
御情報(C1”L)をドライバ30を通してLBUSo
(1−5)に送出すると共に、l3SYFI” 16を
リセッ) (”O”状態)にして(第4図112参照)
バス間転送動作を終了する。
一方、CPUo(1−1)は前記R,SYN 125を
LL(US。
(1−5)を通して受信することにより、第4図の8S
YN108及びC1”L 、 ADR8109の動作指
令に対する応答情報用同期信号(R8YN)であること
を認識しくサブシステム内装置間の動作は、応答確認転
送方式で動作しているためLBUSo(1−5)の使用
許可信号がLBAB26から送出された時点で全て終了
している)、前記126のタイミングでLBU8゜(1
−5)上に送出されているCTL、DATAを受信する
ことにより0M5からのデータ読出し動作を終了する。
なお、BADPo(1−6)は前記のバス間転送動作に
おいて、次のような場合にエラー処理を行う。即ち、0
M5が動作指令情報を受信しなかった場合(第4図RJ
、Y 118の信号をBADPo(1−6)が受信しな
いことにより検出される)、0M5が応答情報を規定時
間内に送出しなかった場合(第4図R8YN121を受
信せず監視タイマTIM17がオーバフローしたことに
より検出される)、及び0M5から受信した応答情報1
21にパリティエラーが検出された場合(PCK42に
より検出される)等であり、この場合BADP0(1−
6)で検出したエラーであることを示すため、CTLフ
ィールド第3図52内の該当エラービットなl″にセッ
トするか、もしくは該当するエラーコードをセット(図
示せず)して、第4図123〜126の信号シーケンス
によりCPUo(1−1)に報告する。
以上の動作説明は、CPUo(1−1)による共通装置
である0M5からのデータ読出し動作についてであるが
、共通装置(例えば10co6)からサブシステム内の
個別バス(LBUS)に接続された装置(例えばLM。
(1−2))への動作指令も同様に行うことができる。
この場合BADpo(1−6)の信号の伝送方向が逆方
向になるだけである。
以上説明したように、本発明の実施例では第3図(a)
 、 (b)で示した如く共通バス(CBUS)上の情
報内容(b)は、個別バス(L13US )上の情報内
容に+1と論理的に同一内容とし、さらにバスアダプタ
(BADP )と共通バス(CBUS )に接続された
装置間の系・装置指定のために受信先系・装置番号(R
ENO)55及び送信元系・装置番号(S ENO) 
56を付加し、さらに個別バス(LBUS)上の情報転
送は第4図(a)に示す如く応答確認転送方式の転送シ
ーケンスを使用し、共通バス(CBUS)上の情報転送
は第4図゛(b)に示す如く時分割転送方式の転送シー
ケンスを使用し、該個別バス(LBUS) と共通バス
(CBUS)間の転送シーケンスの相異をバスアダプタ
(BADP)で変換することにより、サブシステム内の
個別バス(LBUS)に接続されている装置は、他の個
別バス(LBUS)に接続された装置に対する情報転送
と共通バス(CBUS)に接続された共通装置に対する
情報転送を同じ転送シーケンスで行うことができ、かつ
、共通装置に対するアクセスの場合は、第4図(b)に
示す如く動作指令情報転送時(第4図106〜111)
及び応答情報転送時(第4図123〜126)のみ個別
バス(LBUS)を占有し、該両転遂時以外は個別バス
(LBUS)を開放し、サブシステム内の装置間の別の
情報転送に使用できるという利点がある。
さらに、第4図(b) K示す如く共通バス(CBUS
)を時分割転送方式のインタフェースにすることにより
共通バス(CBUS )の転送能力を向上させることが
でき、複数のサブシステムと共通装置間の情報転送及び
共通装置間の情報転送に対するバス転送能力制限による
システム処理能力低下を防止できるという効果がある。
本発明は前記の如く利点があり、複数のサブシステムと
共通装置により構成される大規模マルチプロセッサシス
テムに利用することができる。
【図面の簡単な説明】
第1図は複数のサブシステムと共通装置により構成され
るマルチプロセッサシステム構成例、第2図は本発明の
実施例におけるバスアダプタ(。 BADP )の構成例、第3図(a)及び(b)は本発
明の実施例における個別バス(LBUS )及び共通バ
ス(CBUS )における転送情報フォーマット例、第
4図は本発明の実施例における個別バス(1,13LJ
s)及び共通バス(CBUS)における情報転送時の制
御タイミング例である。 1・・・・・・・−・・・・・・・サブシステム02・
・・−・・・・・・・・・・・サブシステムn1−1 
、2−1・・・・・・中央処理装置1−2.2−2・・
・・・・ローカルメモリ1−3.1−4.2−3.2−
4・・・・・・入出力装置i−5,2−5・・・・・・
個別バス 1−6.2−6・・・・・・バスアダプタ3−0.3−
1・・・・・・共通バス 4・・・・・・・・・・・・・・・バスアダプタ5・・
・・・・・・・・・・・・・共通メモリ6.7・・・・
・・・・・・・・共通入出力装置特許出願人 沖電気工業株式会社 日本電信電話公社 特許出願代理人 弁理士  山  本  恵  − 手続補正書(自発) 昭和Sり年/1月26日 特許庁長官 若 杉 和 夫  殿 1、事件の表示 昭和56年特許願第1976.67号 2、発明の名称 情報処理システム 3、補正をする者 事件との関係  特許出願人 名 称 (029)沖電気工業株式会社(他1名) 明細書の発明の詳細な説明の欄及び図面6、補正の内容 (2)同第7頁第18行目の「情報転送時のみが」を「
情報転送時のみ」と補正する。 (3)同第9頁第12行目の[(ROUT)Jを「(R
OUTFF)Jと補正する。 (4)同第10頁第11〜12行目の「応答情報を送出
中であることを示す」を削除する。 (5)同第12頁第9行目の「(LI31(0)Jをr
(LBRQ)Jと補正する。 (6)  同第13頁第1行目の「ら決定できる」を「
を決定できる」と補正する。 (力 同頁第6行目の「103」を「103’Jと補正
する。 (8)同頁第15行目及び第16〜17行目のrL 1
3140100」を「LBRQlooJと補正する。 (9)明細書第14頁第4行目の[LBROI−06J
を[LBRQ106Jと補正する。 (Iリ 明細書第15頁第8行目及び第13行目の1’
−LBRO106Jをl1nRQ 106 J と補正
する。 Uυ 同Jji18行目のr(CBRO)J を[(C
BRQ)’Jと補正する。 Q21  明細書第1頁第4行目の[(CBRO)Jを
r(CBRQ)jと補正する。 0国 明細書第24頁第14行目の「他の」を削−眸し
、同頁第15行目の「装置」の前に「他の」を挿入する
。 圓 別紙の通り第2図及び第4図を補正する。 以上

Claims (1)

    【特許請求の範囲】
  1. 、 複数のサブシステムと該複数のサブシステムにより
    共用される複数の共通装置とが共通バスにより接続され
    、各サブシステムは少なくとも中央処理装置とローカル
    メモリとこれらを接続する個別バス及び該個別バスを前
    記共通バスに接続するバスアダプタとを有する情報処理
    システムにおいて、サブシステム内各装置は応答確認転
    送方式により個別バスに接続され、共通装置は時分割転
    送方式により共通バスに接続され、個別バスと共通バス
    を接続するバスアダプタは、(a)個別バスに接続され
    たサブシステム内装置との情報転送に必要な応答確認転
    送方式のバスインタフェース制御を行う第1の手段と、
    (b)共通バスに接続された共通装置との情報転送に必
    要な時分割転送方式のバスインタフェース制御を行う第
    2の手段と、(C)個別バスの情報によりサブシステム
    内装置から共通装置に対する情報転送であることを検出
    し、該情報転送が動作指令情報転送の場合は個別バスを
    一時的に開放することを指示する信号を、また該情報転
    送が応答情報転送の場合は転送動作の終了を指示する信
    号をサブシステム内の送信元装置に対して送出すること
    を前記第1の手段に指令すると共に、該個別バスの情報
    を共通バスへ送出することを前記第2の手段へ指令する
    第3の手段と、(由すブシステム内装置から共通装置へ
    情報転送を行う場合に、個別バスの情報を一時記憶する
    第4の手段と(e)サブシステム内装置から共通装置へ
    情報転送を行う場合に、共通バスへ送出する受信先系・
    装置番号及び送信元系・装置番号を作成する第5の手段
    と、(f)共通バスの情報により共通装置から自サブシ
    ステムに対する情報転送であることを検出し、送信元の
    共通装置へ応答信号を送出することを前記第2の手段に
    指令すると共に、該共通バスの情報を個別バスへ送出す
    ることを前記第1の手段に指令する第6の手段と、(g
    )共通装置からサブシステム内装置へ情報転送を行う場
    合に、共通バスの情報を一時記憶する第7の手段と、(
    h)サブ7ステム内装置と共通装置間のバス間情報転送
    動作のため該バスアダプタが動作中であるか否かを管理
    し、動作中の場合は新たなバス間転送動作要求に対して
    動作中信号を送信元装置に対して送出することを前記第
    1の手段もしくは前記第2の手段に指令する第8の手段
    とを有することを特徴とする情報処理システム。
JP56197667A 1981-12-10 1981-12-10 情報処理システム Pending JPS5899870A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56197667A JPS5899870A (ja) 1981-12-10 1981-12-10 情報処理システム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56197667A JPS5899870A (ja) 1981-12-10 1981-12-10 情報処理システム

Publications (1)

Publication Number Publication Date
JPS5899870A true JPS5899870A (ja) 1983-06-14

Family

ID=16378321

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56197667A Pending JPS5899870A (ja) 1981-12-10 1981-12-10 情報処理システム

Country Status (1)

Country Link
JP (1) JPS5899870A (ja)

Similar Documents

Publication Publication Date Title
US4204251A (en) Interconnection unit for multiple data processing systems
US4245307A (en) Controller for data processing system
US5029124A (en) Method and apparatus for providing high speed parallel transfer of bursts of data
US4363094A (en) Communications processor
US4494193A (en) Deadlock detection and resolution scheme
CA1233264A (en) Data processor having dynamic bus sizing
US6233635B1 (en) Diagnostic/control system using a multi-level I2C bus
CA1305560C (en) Method and apparatus for interconnecting busses in a multibus computer system
US5001624A (en) Processor controlled DMA controller for transferring instruction and data from memory to coprocessor
EP0194462B1 (en) System bus means for inter-processor communication
EP0062667B1 (en) Improved system for interrupt arbitration
EP0476962B1 (en) System for configuring a shared storage
JPH02500784A (ja) 保留バスにおいて割り込み要求メッセージを処理するノード
JPH0577103B2 (ja)
JPS61225946A (ja) ローカル・エリア・ネツトワークにおいて第1のノードから第2のノードを診断する方法
EP0301610B1 (en) Data processing apparatus for connection to a common communication path in a data processing system
US4417303A (en) Multi-processor data communication bus structure
US4837785A (en) Data transfer system and method of operation thereof
US6185651B1 (en) SCSI bus extender utilizing tagged queuing in a multi-initiator environment
US5442754A (en) Receiving control logic system for dual bus network
JPH0337221B2 (ja)
JPS5899870A (ja) 情報処理システム
CA1114517A (en) Data processing system with read operation splitting
JPH07200432A (ja) データ通信方法及びシステム連結装置
JPH07109599B2 (ja) 処理システムの情報転送装置