JPS5888890A - Memory controlling circuit - Google Patents
Memory controlling circuitInfo
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- JPS5888890A JPS5888890A JP18634281A JP18634281A JPS5888890A JP S5888890 A JPS5888890 A JP S5888890A JP 18634281 A JP18634281 A JP 18634281A JP 18634281 A JP18634281 A JP 18634281A JP S5888890 A JPS5888890 A JP S5888890A
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- memories
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
Description
【発明の詳細な説明】
本発明はデータ、アドレス、コントロールをマルチプレ
クスして入力するメモリＩｃを複数並列に使用する場合
の拡張方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an expansion method for using a plurality of memories IC in parallel, which input multiplexed data, addresses, and controls.
従来、外部に複数のメモリｌＣを持ち、制御１０でこれ
らのメモリｌＣを制御する場合線、各メモリｌＣに専用
の選択端子を持ち、制御１ｃよりのメモリ選択信号によ
りどのメモリｌＣを使用するかを選択していた。例えば
最近不揮発性メモリ等を使用したシステムにおいてはメ
モリ１０と制御ＩＣとを４本の並列信号線で結び、この
４本の並列信号線を介してアドレスデータ、メモリデー
タ。Conventionally, when a plurality of external memories IC are provided and these memories IC are controlled by the control 10, each memory IC has a dedicated selection terminal, and which memory IC is to be used is determined by a memory selection signal from the control 1c. was selected. For example, in recent systems using non-volatile memories, the memory 10 and the control IC are connected by four parallel signal lines, and address data and memory data are transmitted through these four parallel signal lines.
コントは−ル信号を制御ＩＣからメモリＩｃに与えてい
る。この場合でも１つの制御１ｃで複数のメそりを制御
しようとする場合には、各メモリにチップ選択信号端子
を設は制御１ｃよシのチップ選択信号によル択−的に１
つのメモリｌＣを選択していた。このためメモリｌＣに
も制御ｌＣにも余分な外部端子を必要としていた。しか
しながら外部端子の増加はコストの増加をきたすため、
外部端子をいかに減らしてシステムを拡張するかが要求
されている。A control signal is applied from the control IC to the memory IC. Even in this case, if a plurality of memories are to be controlled by one control 1c, a chip selection signal terminal is provided in each memory so that the chip selection signal of the control 1c can be used to selectively select one memory.
One memory IC was selected. Therefore, extra external terminals were required for both the memory IC and the control IC. However, increasing the number of external terminals increases cost, so
There is a need for ways to expand the system by reducing the number of external terminals.
本発明の目的は、特別の選択端子を持たなくてもコント
ルール信号にメモリＩｃ選択コードをのせて複数のメモ
リを択一的に選択することができるメモリー制御回路を
得ることにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a memory control circuit that can selectively select a plurality of memories by adding a memory Ic selection code to a control signal without having a special selection terminal.
本発明によれば、制御１ｃと複数のメモリー１ｃとを有
し、制御１０と複数のメモリー１Ｇとをコントロール信
号線で接続し、コントロール信号線にはメモリｌＣ選択
時にメモＩＪ−１０駆動の種別を示す命令とともにメモ
リＩＣのチップ選択信号を与えることを特徴とするメモ
リー制御回路を得る０
以下、図面によシ本発明の詳細な説明する。According to the present invention, it has a control 1c and a plurality of memories 1c, the control 10 and the plurality of memories 1G are connected by a control signal line, and the control signal line is connected to the memo IJ-10 when selecting the memory 1C. DESCRIPTION OF THE PREFERRED EMBODIMENTS To obtain a memory control circuit characterized in that a chip selection signal for a memory IC is provided together with an instruction indicating the following.The present invention will now be described in detail with reference to the drawings.
第１図は本発明を用いたメモリ１制御回路に用いるメモ
リーの一実施例である。メモリーｌＣ１にはデータ入力
、データ出力、アドレス入力、アドレス出力、コマンド
命令を４ビツトの７１イナリ信号を４ビツトのバスを介
して受ける端子１／ｌ）１゜１／Ｕ、、Ｉｌｏ、、ｌ１
０４ を有している。端子１／（Ｊ、。FIG. 1 shows an embodiment of a memory used in a memory 1 control circuit according to the present invention. The memory IC1 has terminals 1/l) 1゜1/U, , Ilo, , 11 which receive data input, data output, address input, address output, and command commands through a 4-bit 71 binary signal.
04. Terminal 1/(J,.
１１０鵞、１７０．、ｈ７０． に受けた信号は−Ｈ
入出力レジスタ２に取シ込まれる。メモリ１０１はこの
４本の入力バスの最初のデータでコマンドを受は取シこ
れにより次に送られてくる、又は出力するシーケンスを
自分で判断し、アドレス、データの入出力のタイ建ング
をコマンドデコーダー・コントロー２７で作る。コ〉′
ドロー２７はデータバッファ３とアドレスバッファ４を
制御し、アドレスデコーダ５でデコートされたアドレス
でメモリ一部６を動作さす。110 goose, 170. , h70. The signal received is -H
The data is taken into the input/output register 2. The memory 101 receives commands using the first data of these four input buses, and then judges the next sequence to be sent or output, and sets addresses and data input/output ties. Create with command decoder controller 27. Ko>'
Draw 27 controls data buffer 3 and address buffer 4, and operates memory portion 6 with the address decoded by address decoder 5.
このコマンドデコーダー・コントローラ７の動作によっ
て最初のコマンドで４種の命令（例えはアドレスのリー
ド、アドレスのライト、データのリード、データのライ
ト）を認識できるので、最初のコマンドとしては２ビツ
トの命令は足シ、残少２ビットをチップセレクトとして
使用することができる。例えば最上位ビットは１１１次
ビットは１０１でこのメモリｌＣが選択されるようにし
ておくと、１１０ ＸＸ ａ という最初の命令での
み動作する。This operation of the command decoder/controller 7 allows the first command to recognize four types of commands (for example, address read, address write, data read, and data write), so the first command is a 2-bit command. The remaining 2 bits can be used as chip select. For example, if the most significant bit is 111 and the next bit is 101 and this memory IC is selected, it will operate only with the first instruction 110 XX a .
この種メモリ１０を２ケ（９，１０）使用して第２図に
示すように制御ｌＣ８とそれぞれ接続すれば特別にチッ
プ選択信号端子を設けてチップセレクトをしないでも、
この２ケのメモリｌｃ９．１０を切換ることかできる。If two of this type of memory 10 (9, 10) are used and connected to the control IC 8 as shown in FIG.
These two memories lc9.10 can be switched.
すなわち、制御ｌＣからは＠ ０１ ＸＸ ＠ とい
う命令郡と＃ ｌＯＸＸ ＠ という命令郡の２種の
コマンドを最初のコマンドとして使用することによシ外
部端子の増加なしにチップセレクトができる０メモリｌ
ｃ９．１０では、この２種の命令群を上位２ビツトを反
転するだけで選択することができる。すなわちそのまま
の４ビツトの配線では’ｌ０ＸＸ” という制御１０
８からの命令群のみ選択しかしないが、この上位２ビツ
トを反転することによ、？’０ＩＸＸ” という命令
群をも選択することができる。このときアドレスが異な
った場所を選択しデータの順序が異なって入力されメモ
リされるが、読み出すときも同じ場所を選択しデータを
戻して読むため不都合は生じない０以上のように本発明
によれは命令、アドレス。In other words, by using two types of commands from the control IC as the first commands: the instruction group @01XX@ and the instruction group #lOXX@, the 0 memory l can perform chip selection without increasing the number of external terminals.
In c9.10, these two types of instruction groups can be selected by simply inverting the upper two bits. In other words, with the 4-bit wiring as it is, the control 10 is 'l0XX'.
Only the instruction group from 8 is selected, but by inverting the upper 2 bits, ? You can also select the instruction group '0IXX'.At this time, a different address is selected and the data is input and stored in a different order, but when reading, the same location is selected and the data is returned and read. Therefore, according to the present invention, no inconvenience occurs because there are no more than 0 instructions and addresses.
データをｎビット並列転送するメモリコントルール回路
において特別にチップセレクト扇子やチップイネーブル
端子を設けなくても複数の同一メモリーをコントロール
側よ〕のコマンドによジノ（スの配線を一部変更するだ
けで非常に容易にシステムを拡張することが可能となっ
た。In a memory control circuit that transfers n-bit data in parallel, multiple identical memories can be controlled by commands from the control side, without the need for a special chip select fan or chip enable terminal. This allows the system to be expanded very easily.
第１図は本発明の一実施例に用いるメモリ１０を示すブ
ロック図である。第２図線本発明の一実施例による構成
を示すブロック図である。
１・・・・・・メモリＩｃ、２・・・・・・入出力レジ
スタ、３・・・・・・データバッファ、４・・・・・・
アドレスバッファ、５・・・・・・アドレスデコーダ、
６・・・・・・メモリ、７・・・・・・コマンドデコー
ダ管コントローラ、８・・・・・・コントクールＩｃ、
９・・・−・・メモリＩｃＩ、１０・・・・・・メモリ
ｌｃ２゜FIG. 1 is a block diagram showing a memory 10 used in one embodiment of the present invention. FIG. 2 is a block diagram showing a configuration according to an embodiment of the present invention. 1... Memory Ic, 2... Input/output register, 3... Data buffer, 4...
Address buffer, 5...address decoder,
6... Memory, 7... Command decoder tube controller, 8... Control IC,
9...--Memory IcI, 10...Memory lc2゜
Claims (1)
記複数のメモリー１０の所定のものを駆動する前ｊ！１
ｌｌＫ絋その駆動の初期に前記パスにメモリＩＣ選択信
号を与えることを特徴とするメモリー制御回路。Before connecting the control 1c and the plurality of memories 1c with a path and driving a predetermined one of the plurality of memories 10, j! 1
11. A memory control circuit characterized in that a memory IC selection signal is applied to the path at the beginning of its driving.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18634281A JPS5888890A (en) | 1981-11-20 | 1981-11-20 | Memory controlling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18634281A JPS5888890A (en) | 1981-11-20 | 1981-11-20 | Memory controlling circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5888890A true JPS5888890A (en) | 1983-05-27 |
| JPS6149751B2 JPS6149751B2 (en) | 1986-10-30 |
Family
ID=16186671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18634281A Granted JPS5888890A (en) | 1981-11-20 | 1981-11-20 | Memory controlling circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5888890A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52122438A (en) * | 1976-04-07 | 1977-10-14 | Sanyo Electric Co Ltd | Write-in and read-out system |
-
1981
- 1981-11-20 JP JP18634281A patent/JPS5888890A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52122438A (en) * | 1976-04-07 | 1977-10-14 | Sanyo Electric Co Ltd | Write-in and read-out system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6149751B2 (en) | 1986-10-30 |
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