JPS5870364A - ハ−ドウエア・モニタ・インタフエ−ス・ユニツトで用いられるプログラマブル・ヒツト・マトリクス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、一般的にはデータ処理システムの活動をモ
ニタすることに関するものであり、特にいえば、統計的
なデータを生じさせるため、システム内で伝送されてい
る情報をＰＨＭ内に蓄積されている所定のビットと比較
するために、プログラマブル・ヒツト・マトリクス（　
ＰＩ（Ｍ　）またはメモリを使用することに関するもの
である。

先行技術の説明 先行技術によるデータ処理システムのスループットは、
ソフトフェア・ルーチンを書くこと、および、システム
が該ルーチンを実行するために要した時間を計測するこ
とによって計測された。新らしいシステムが設計された
ときは、同一のソフトウェア・ルーチンが新らしいシス
テムおよヒ古いシステムについて実行されて、その動作
時間の差が注記された。中央プロセッサ・ユニット（Ｃ
ＰＴＪ）が限定され、また周辺機器が限定されているソ
フトウェア・ルーチンが、古いシステムおよび新うしい
システムのスループットを比較するために用イラした。

特定命令の実行時間はオシロスコープで決定された。

モニタ装置としては、カウンタおよび磁気テープ・ドラ
イブを有するものが開発された。これらの装置の代表的
々ものは、ＮＣＲ　Ｃｏｍｔｅｎ　Ｍｏｄｅｌ　７９］
６である。モニタ装置に結合されているグローブは、モ
ニタされているシステムのパックビード・ビン上に配さ
れている。モニタ装置によって受入れられた信号は、実
行データを得るために、ＡＮＤダート、ＯＲダート、イ
ンバータおよびカウンタの如き（９） 論理要素に対して通される。これらのモニタ装置には多
くの問題点がある。しばしば、夫々にグローブを必要と
する多くの信号が、分析のために必要とされる。モニタ
されているシステム上のビンは配設することが難かしく
、グローブは簡単に脱落する。先行技術においては、所
定の信号のためにプローブ点を用意することが必要とさ
れ、これがシステムのコストを増大させる。

また、個人的な顧客にとっては、特に顧客が自らのソフ
トウェアを書いたとき、その遂行上の計測をすることが
望ましい。こ＼では、顧客は、必要とされているパック
ボード信号を決定し、適正なバックポード・ビン上にグ
ローブを配するとと金、個人的な維持に依存しなければ
ならない。

発明−の目的 この発明の目的は、データ処理システムのインタフェー
ス・モニタを改良させることにある。

この発明の別異の目的は、モニタ・システムが個人的な
顧客によって容易かつ敏速に使用されるようにすること
にある。

（１０） この発明のまた別異の目的は、モニタ・システムを別異
の実行計測のために容易かつ迅速に適合させるようにす
ることにある。

発明の要約 データ処理システムには、多くのサブシステム、メイン
・メモリ、中央プロセッサ・ユニッ）　（ＣＰＵ）、キ
ャッジ−・メモリおよび多くの周辺コントローラが含ま
れ、全てはシステム・／４スに対して共通に結合されて
いる。ＣＰＵは、また、キャッシュに直結されている。

情報は、ＣＰＵとキャッシュとの間と同様に、システム
：パスを介してサブシステム間で伝送される。

ハードウェア・モニタ・インタフェース・ユニット（）
ｔＭＩＵ）は、また、情報のモニタのために、ＣＰＵお
よびキャッジ−と同様にシステム・パスにも結合されて
いる。該情報はＨＭＩ　Ｕによって受入れられて、複数
個のプログラマブル・ヒツト・マトリクス（ＰＨＭ　）
に印加される。

ＰＨＭには、入力ラッチ、メモリ回路および出力ラッチ
が含まれている。機能的には、ＰＨＭは、入力ラッチに
蓄積されている情報をメモリ回路に蓄積されている所定
の情報と比較して、一致があったときに、出力ラッチに
蓄積されている”ヒツト”信号を発生するようにされる
。

実際には、入力ラッチに蓄積されている入力情報で、メ
モリ回路がアドレスされる。メモリ回路には、所定のア
ドレス位置に２進１が蓄積されている。所定の情報で、
”ヒツト°′信号を発生させる２進ｌを蓄積しているメ
モリ回路内の位置が選択される。所定されない情報では
、２進０を蓄積している位置がアドレスされる。出力ラ
ッチ内に蓄積されている選択されたヒツト信号は、モニ
タ内の論理回路、カウンタまたは蓄積装置にプラグ接続
されて、所望の統計的なデータを発生させるようにされ
る。

好適実施例の説明 第１図には、データ処理システム１、ハードウェア・モ
ニタ壽インタフェース・ユニッ）　（ＨＭＩＵ）４およ
びモニタ６の全体的なブロック図が示されている。デー
タ処理システム１には、メモリ１２、中央処理ユニッ）
　（Ｃｐｕ）　１０およびキャッジ−・メモリ８が含ま
れておシ、いずれもシステム・パス２に対して共通に結
合されている。Ｘ１０装置１４−１〜ｌ　４−　ｍはＩ
１０コントローラ１６−１に結合され、また、■沖装置
１４−ｎ〜１４−ｐはＩ１０コントローラ１６−ｎに結
合されている。

ＣＰＵ　１０は、パス２０によってキャッシュ・メモリ
８に結合されている。ＣＰＵ　１０−キャッシュ８の操
作は、”キャッシュ・ストアの連続更新“なる米国特許
第４，１６７，７８２号に説明されている。

ＨＭＩＵ４ハ、システム・パス２に、ノぐス１９に！っ
てＣＰＵ　１０に、また、パス１８によってキャッシュ
・メモリ８に結合されている。モニタ６は、パス２２に
よってＨＭＩＵ　４に結合されている。

メモリ１２には、命令およびデータを含む情報が蓄積さ
れる。キャッシュ８には、メモリ１２にも蓄積されてい
て、ＣＰＵ　１０によってよく要求されることのある情
報が蓄積される。キャッジ、８はメモリ１２よシはるか
に速いアクセス・タイムを有することから、キャッシュ
８に蓄積された情（１３） 報をＣＰＵ　１０によって使用することは、メモリ１２
の情報を要求するＣＰＵ　１０をこえて、システムのス
ループットを増大させるものである。パス２０をこえた
情報の伝送を除いて、サブシステム間の全ての別異の情
報はシステム・パス２をこえて伝送される。ＨＭＴＵ　
４は、ＣＰＵ１０およびキャッシュ８に対すると同様に
システム・パス２に対して結合されていることから、Ｈ
ＭＩＵ　４は、データ処理システム１を通過する全ての
情報をサンプルして、当該情報の所望の部分をモニタ６
に伝送することができる。例えば、ＨＭＩＵ　４は、パ
ス２２をこえてモニタ６に対して、メモリ１２のリード
・サイクルを指示する信号、加算命令、キャッシュ８の
６ヒツト”または１ミス”等を伝送する。これは、モニ
タ６を可能化させて、遂行命令を発生させ、例えば、全
体的なシステムのスループット、または、該システムが
ＣＰＵ　ｔたは周辺装置で制限されているかどうかを指
示するようにされる。

ＨＭＩＵ４は、主に、システムが最適の遂行に時間状め
されるように許容する情報を提供するときに使（１４） 用される。この情報は、ハードウェアまたはソフトウェ
ア・システムから設計されるボトルネックを可能化させ
るハードウェア設計者またはソフトウェア設計者の情報
に対する助けとなシ、また、ハードウェアおよびソフト
ウェアの双方をデバッグするときの助けともなる。

上述されたような商用にされうるモニタ６には、パンチ
ボード、多くの論理ゲート、いくつかのカウンタ、およ
び、−恐らくは磁気テープ・ユニットが含まれている。

ＨＭＩＵ　４の出力信号はＡッチポード内で終端し、論
理ゲートおよびカウンタに接続される。ＨＭＩＵ　４お
よびモニタ６の使用例は、以下に説明される。

第２図は、６個のプログラマブル・ヒツト・マトリクス
（ＰＨＭ）Ｏ−５４２、および、３個のプログラマブル
・ヒツト・マトリクス６−８　４５を含むＨＭＩＵ　４
の論理ブロック図である。

ＰＨＭＯ−５４２に対する４４個の入力信号は４４個の
ラッチ４０に蓄積されておシ、また、ＰＨＭ６−８　４
５に対する２８個の入力信号は７個のマルチプレクサ（
ＭＵＸ　）ラッチ４１に蓄積されている。

スラッジ−・ライン上の数は信号ラインの数を示してい
る。ラッチ４０は、ＰＨＭＯ−５４２に対する４４個の
信号と、ラッチ５０に対する４０個の信号とを発生させ
る。

ＰＨＭＯ−５４２からの４８個の出力信号は４８個のラ
ッチ４４に蓄積され、また、ＰＨＭ　６−８４２からの
２４個の出力信号は２４個のラッチ５２に蓄積される。

６個のＰＨＭの各々には、多くのＴｅｘａｓ　Ｉｎｓｔ
ｓｕｍｅｎｔｓ　３１０１　Ａランダム・アクセス・メ
モリ（ＲＡＭ　）が含まれている。各々の３１０１ＡＲ
ＡＭは、各々の１６個のアドレス位置において４ビツト
が蓄積されている。６個のＰＨＭの各々は、ラッチ４４
および５２を介して、モニタ６に対して８個の出力信号
を供給する。

第３図には、１６列で８行を有する２進セルのマトリク
スとしてみられる、ＰＨＭＯＵ　４２−０１　　および
ＰＨＭＯＬ４２−０２の可能性のある配設が示されティ
る。Ｐ）ＩＭＯＵ　４２−０１は４行を有し、また、Ｐ
Ｔ（ＭＯＬ　４２−０２は４行を有している。８ビツト
・ラッチ４４−０１１〜４４−　０１８の各々は、８個
の行の１個と関連されている。選択された列の、ある行
における２進１は６ヒソト°′を示している。ラッチ４
０−０１１〜４０−０１４は、１６列の１個を選択する
ための、メガバス・インタフェース、同期化ロジック３
２からのクロック信号ＣＬＫＢＵＳ＋の上昇における信
号ＨＩＡＤＯＯ−０３によってセットされる。第３図の
例において、列６１６がアドレスされたときに、１ヒツ
ト”でラッチ４４−０１１　がセットされ、信号ＭＳＥ
ＬＨＯを論理１にする。列６Ａ１６　またはＥ１６がア
ドレスされたとき、６ヒツト”でラッチ４４−０１２が
セットされ、信号ＭＳＥＬＨＩ　　を論理１にする。列
７または９がアドレスされたとき、６ヒツト”はそのレ
ジスタ４４−０１６で指示され、ｔｆｃ、列８１６〜Ｆ
１６の１個がアドレスされたとき、”ヒツト′でラッチ
４４−０１８がセットされ、信号ＭＳＥＬＨ７が論理１
になる。ラッチ４４−０１１〜４４−０１８は、メガパ
ス・インタフェース同期化ロジック３２からのクロック
信号ＣＬＫＢＵＳ−の上昇でセットされる。ラッチ４０
−０１１〜４Ｏ−０１４（１７） および４４−０１１〜４４−０１８は７４Ｓ１７４回路
である。

第２図を参照すると、モード・スイッチ３０は５個の位
置を有している。ロード・モードにおいては、モード・
スイッチ３０はスイッチ位置４にあシ、モード・コント
ロール３６を条件づけして、相補信号ＨＩ　ＡＣＫＥ＋
およびＨＩＡＣＫＥ−を生成させる。

ロード・モードについては、”ハードウェア″・モニタ
・インタフェース・ユニットにおケルプｏグラマプル・
ヒツト・マトリクスをロードするための装置°′なる、
本願とともになされた特許出願第号に説明されている。

メガバス応答ロジック３３は、信号ＨＩＡＣＫＥ＋に応
答して、システム・パス２コントロール信号を受入れて
ＨＭＩＵ　４　　をアドレスし、データ信号ＢＳＤＴ　
００−１５を■ＪＸ　３４および４１を通じてメモリ１
２から伝送し、ＰＨＭロード・ロジック４３を用いてＰ
）ＩＭＯ−５４２およびＰＨＭ６−８４５に蓄積するよ
うにする。スイッチ位置０および２においては、このよ
うな信号が、システム・バス２のアドレス信号ＢＳＡＤ
ＯＯ−２３、（１８） データ信号ＢＳＤＴ　ＯＯ−１５およびコントロール信
号ＢＳＭＲＥＦ　、　ＢＳＬＯＣＫ　、　ＢＳＷＲＩＴ
とＢ５５ＨＢＣにＭＴＪＸ　３４を応答させて発生され
ることなく、１Ｍ［ＪＸラッチ４１がパス１９の信号Ｂ
ＩＸＸ　１０−１９．１．Ａ−ＩＦおよびＣＰＮＡ　０
０−１．１に応答することはない。スイッチ位置１およ
び３においては、モード・コントロール３６からの選択
信号５ＥＬＡＤ　Ｑ　−１はＭＴＪＸ３４を活性化させ
て、パス１８をこえて受入れられるキャッシュ・メモリ
８の信号ＣＡＤＰ　０１−０８．１０−１７に応答する
ようにＨＭＩＵ４の条件づけをする。

スイッチ位置２および３では、信号ＣＰＳＴＰＥ　が発
生される。ＣＰＵのクロック・コントロール３８は信号
ＣＰＳＴＰＥに応答して信号５ＴＰＣＬＫを発生させ、
ＣＰＵ　２のクロックをスロウダウンまたは停止させる
。スイッチ位置２では、システム・）ぐス２の信号に応
答するようにＨＭＩＵ　４を条件づけさせ、また、スイ
ッチ位置３では、パス１８をこえて受入れられるキャッ
シュ・メモリ８の信号に応答するようにＨＭＩＵ　４を
条件づけさせる。４４個のＭｔＪＸ　３４は７４Ｓ１５
３回路であシ、７個のＭＩＪＸラッチ４１は７４２９８
回路である。

メガパス・インタフェース同期化ロジック３２は、タイ
ミング信号ＢＳＤＣＮＤまたはロード・モード信号ＰＣ
ＭＡＤＲに応答してシステム・パス２に対し、また、キ
ャッシュでなされるタイミング信号に応答してＣＰＵパ
ス１８に対し、ＨＭＩＵ４のタイミングを同期化させて
、クロック信号ＣＬＫＢＵＳ　十、ディレイド・クロッ
ク信号ＣＫＬＢＵＳ−およびストローブ信号５ＴＢＢＵ
Ｓを発生させる。モード・コントロール３６　ｉｉ、５
ＥＬＡＤＯ−１を信号して、システム・パス２のタイミ
ング信号、ロード・モード信号、またハ、キャッシュ・
パス１８のタイミング信号ＣＹＣＡＤＮを選択して、信
号ＣＬＫＢＵＳおよび５ＴＢＢＵＳを発生させる。

ＣＰＵインタフェース同期化ロジック４６ｕ、ＣＰＵ１
０からの信号ＣＰＵＣＬＫを介してパス１９に対しＨＭ
ＩＵ４のタイミングを同期化して、クロック信号ＣＬＫ
ＣＰＵ十、ティレイド・りｏ、り信号ＣＬＫＣＰＵ　−
およびストローブ信号５ＴＢＣＰＵを発生させる。信号
）（Ｉ　ＡＣＫＥ−は、ロード・モードの間、ＣＰＵイ
ンタフェース同期化ロジック４６を不可能化させる。

ＣＰＵインタフェース同期化ロジック４６およびメガパ
ス・インタフェース同期化ロジック３２については、”
コンぎユータ作業遂行モニタ装置のためのクロッキング
・システム゛′々る、本願とともになされた特許出願第
　　　　号に説明されている。

ＣＰＵクロッ、り・コントロール３８は、パス１９をこ
えてＣＰＵ　１０からのＣＰＵＣＬＫクロック信号を受
入れて、５ＴＰＣＬＫ信号を送シ返す。ＣＰＵクロック
・コントロール３８１ｄ、モード・コン）０−／ｌ／３
６からのＣＰＳＴＰＥ信号に応答し、また、手動で操作
されるポテンショメータにも応答して、５ＴＰＣＬＫ　
信号のクロック・レートをコントロールする。ＣＰＵ１
０は、パス１９をこえて受入れられる５ＴＰＣＬＫ信号
に応答して、スロウダウンまたは停止モードのいずれか
に操作される。ＣＰＵクロック・コントロール３８につ
いては、６モニタ・インタフェース・ユニットからの中
央処理ユニットのクロック・コントロール°゛なる、本
願とともになされた特許（２１） 出願第　　　　号に説明されている。

モード・スイッチ３０の位置４はロード・モード操作を
選択して、モード・コントロール３６に信号ＨＩ　ＡＣ
ＫＥ＋を発生させる。これはメガパス応答ロジック３３
を可能化させて、ＨＭＩＵ４に対してアドレスされるメ
モリ１２から読出されたシステム・パス２上の情報を受
入れる。信号ＢＳＡＤ８−１７で、チャネル・ナンバが
指定される。メガバス応答ロノック３３内のスイッチ（
図示されない）は、指定されたチャネル・ナンバに応じ
てセットされる。

当該指定されたチャネル・ナンバがシステム・パス２上
に現われたとき、メガ）Ｒス応答ロジック３３ｔｄ、第
１　（７）　システム・パス２サイクル上で信号ＰＣＭ
ＡＤＲを、また、第２のシステム・パス２サイクル上で
信号ＰＣＭＤＡＴを発生させる。信号ＰＣＭＡＤＲは、
メガパス・インタフェース同期化ロジック３２およびＣ
ＰＵインタフェース同期化ロジック４６に印加されて、
第１のシステム・パス２サイクルの間に、クロック信号
およびストローブ信号を発生させる。

信号ＰＣＭＤＡＴはＰＨＭロード・ロジック７１３に印
加さく２２） る。データ信号ＢＳＤＴＯＯ−１，５は、信号ＰＣＭＤ
ＡＴによって、ＰＨＭロード・ロジック４３にクロック
されて入れられる。アドレス信号ＢＳＡＤ　２１　、信
号ＰＣＭＤＡＴ　、およびデータ信号ＢＳＤＴＯＯ−０
３であって、６個のＰＨＭＯ−５４２の１個または３個
のＰＨＭ６−８４５の１個で、信号ＢＳＤＴＯ４−１５
が第２のシステム・パス２サイクル上で受入れられたも
のを選択するためのものは、第１のシステム・パス２サ
イクルの間にＰＨＭ　Ｏ−５４２への書込みのためにＭ
ＵＸ　３４に印加される受信信号ＢＳＤＴ　００−１５
、および、ＰＨＭ６−８４．５への書込みのためにＭＴ
ＪＸラッチ４１に印加される信号ＢＳＤＴＯ４−１５に
よって特定されるアドレスに書込まれる。チャネル・ナ
ンバを含むシステム・・ぐス２の操作は、”分散された
優先回路網を有するデータ処理システム“′なる、米国
特許第４，０３０，０７５号に説明されている。

各々の所望のＰＨＭの各々のアドレス位置へ書込むため
に、分離したシステム２バス・サイクルの順序づけられ
た対が必要とされる。３　］　０１．　Ａ　ＲＡＭは４
個の出力を有し、９個のＰＨＭの各々のために８個の出
力が必要とされることから、３１０１ＡＲＡＭは、第３
図におけるＲＡＭ　４２−０１および４２−０２と同様
に対になって操作される。第２図のＰＩ（Ｍロード・ロ
ジック４３からの書込み可能化信号ＨＩＷＥＵ　Ｏ−８
の１個は、選択されたＰＨＭにおける上部ランダム　ア
クセス・メモリを選択する。書込み可能化信号ＨＩＷＥ
Ｌ　Ｏ−８の１個は選択されたＰＨＭにおける下部ラン
ダム・アクセス・メモリを選択する。

４４個の■ＪＸ３４は、モード・コントロール信号５Ｅ
ＬＡＤ　Ｏ−１のコントロールの下に、システム・パス
２アドレス信号ＢｓＡＤＯｏ−２３、システム・パス２
データ信号ＢＳＤＴ００−１５、キャッシュ・バス１８
アドレス信号ＣＡＨＡ　Ｏ３−１２およびキャッシュ・
）ぐス１８データ信号ＣＡＤＰ０１−０８，１０−１７
を選択する。また、ＭＵＸ　３４には、システム・／４
ス２コントロール信号ＢＳ皿ＥＦ　、　ＢＳＬＯＣＫ　
、　ＢＳ靜ＩＴおよびＢ５５Ｔ（ＢＣも印加される。信
号ＢＳＭＲＥＦはメモ□す１２のシステム・パス２サイ
クルを指示し、信号ＢＳＷＲＩ　Ｔはシステム・バス２
書込みサイクルを指示する。信号Ｂ　Ｓ　ＬＯＣＫは、
メモリ１２がロック・アウトされていること、および、
メモリ１２が多重サイクル伝送を完了していないために
メモリ要求に対して応じられないことを指示する。そし
て、信号Ｂ５５ＨＢＣは、第２ハーフ・パス・サイクル
、即ち、情報を要求した先行サイクルに対する応答を指
示する。これらの操作は、゛分割処理についてのロック
された操作を与えるデータ処理システム″力る、米国特
許第４，０００，４８５号に説明されている。

ＭＵＸ　３４の出力は、メガノ々ス・インタフェース同
期化ロジック３２からのクロック信号ＣＬＫＢＵＳ＋の
上昇で、４４個のう、チ４０に蓄積される。ラッチ４０
０４４個の出力信号は、ＰＨＭＯ−５４２のアドレス端
子に印加される。システム・パス２またはキャッジ−・
パス１８のいずれかから受入れられた２４個のパス・ア
ドレス信号および１６個のデータ信号を表わすラッチ４
０の４０個の出力信号は、モニタ６に対する伝送のため
のＣＬＫＢＵＳ−クロック信号の上昇で、４０個のラッ
チ５０に蓄（２５） 積される。ＭＴＪＸラッチ４１の中の４個には、１６個
ノシステム・バス２データ信号ＢｓＤＴＯｏ−１５、ま
たは、ＰＨＭ６および７４５をアドレスするためのＣＰ
Ｕ　１０の内部パスからの１６個のＣＰＵバス１９信号
ＢＩＸＸＩＯ−ＩＦ　が蓄積される。４個のＣＰＵパス
信号ＢＴＸＸＯＣ−ＯＦはクロック信号ＣＬＫＣＰＵ−
の上昇で４個の入力ラッチ４７に蓄積され、また、ＣＬ
ＫＣＰＵ−クロ、）り信号の次の上昇で３２個のラッチ
５４の中の４個に蓄積される。ＭＵＸラッチ４１の残余
の３個には、データ信号ＢＳＤＴ　Ｏ８−１５、呼たは
、ＰＨＭ８４５をアドレスするためにＣＰＵパス１９で
受入れられた、ＣＰＵ　１０のコントロール・ストア・
アドレス信号ＣＰＮＡ　ＯＯ−］　］　　が蓄積される
。これらの信号は、クロック信号ＣＬＫＣＰＵ＋の上昇
で、ＭＵＸラッチ４１に蓄積される。ＰＨＭ６−８の出
力信号は、クロック信号ＣＬＫＣＰＵ−の上昇で、２４
個のラッチ５２に蓄積される。７個のＭＵＸラッチ４１
の出力は、クロック信号ＣＬＫＣＰＵ−の上昇で、２８
個のう、チ５４に蓄積される。

以下に説明される５個のコントロール信号は、（２６） システム・パス２を介して受入れられ、クロック信号Ｃ
ＬＫＢＵＳ十の上昇で、５個のラッチ４９に蓄積される
。これらのコントロール信号は、第４図に示されている
。ラッチ４９の出力は、モニタ６に対する伝送のための
ＣＬＫＢＵＳ−信号の上昇で、ラッチ５６に蓄積される
。ラッチ４０　、４４　、４．９　。

５０．５２．５４および５９は７４Ｓ］７４回路である
。

キャッシュ・ミス・ロジック５１は、パス１８を介して
キャッシュ８からのＭＥＭＲＥＱ　信号およびＣＹＣＡ
ＤＮ信号を受入れる。ＭＥＭＲＥＱ信号は、キャッシュ
８には蓄積されていなかったキャッシュ８からの情報を
ＣＰＵ　１０が要求したことを指示する。

信号ＣＹＣＡＤＮは、情報がキャッシュ８で見出され、
または受入れられて、ＣＰＵ　１０に対して伝送された
ことを指示する。キャッジ−・ミス・ロジック５１は、
信号ＣＡＨＲＥＦを発生させてキャッシュ８の要求を指
示し、また、信号ＣＡＨＭＩＳを発生させて情報がキャ
ッシュ８では見出されなかったことを指示する。信号Ｃ
ＡＨＲＥＦおよびＣＡＨＭＩＳはモニタ６に印加されて
、キャッジ−８の゛ヒッドル−トヲ計測するようにされ
る。

ラッチ４／１，５０，５２，５４および５６からの１４
９個の出力信号、２個のストローブ信号５ＴＢＢＵＳお
よび５ＴＢＣＰＵ　％および、２個のキャッジ−・ミス
・ロジック５１の信号ＣＡＨＲＥＦおよびＣＡＴ（ＭＩ
Ｓは、モニタ６に対して印加される。

第３図を参照すると、ＰＨＭロード・ロジック４３は、
ＰＨＭＯＬ４２−０２に１込むための書込み可能化信号
ＨＩＷＥＯＬ　、または、ＰＨＭＯＵ　４２−０１に書
込むための書込み可能化信号ＨＩＷＥＯＵを発生させる
。

第２図で、信号ＢＳＤＴＯＯ−１５は第２システム・パ
ス２サイクルでＰＨＭロード・ロジック４３に蓄積され
、第１システム・パス２サイクルの間に、■ＪＸ：３＋
−０１からラッチ４０−０１１〜４．０−０　］、　４
に受入れられ、蓄積された信号ＨＩＡＤＯＯ−０３によ
って特定されたアドレスにおいて、信号ＰＣＭＤ０８−
１１を介してＰＨＭＯＵ　４２−Ｏを捷たはＰＨＭＯＬ
４２−０２に書込まれる。

第４図は、ＨＭＩＵ４によってモニタ６に伝送される情
報を示すブロック図である。以下のテーブルでハ、シス
テム−パス２のコントロール自バス２Ｉで受入れられ、
ラッチ５６を介してモニタ６への伝送のためにラッチ４
９に蓄積されている、５個のシステム・パス２の信号の
ファンクションが記述される。

ＢＳＡＣＫＲ−パス伝送の受入れのＡＣＫ。

Ｂ　５ＮＡＫＲ乙バス伝送の拒否。

Ｂ　ＳＷＡ　Ｉ　Ｔ　　−この時点では、サブ・システ
ムがビジィで、パス伝送を受入れることが できないことの指示。

ＢＳＢＹＴＥ−ハス上の情報はバイトであって、ワード
では々いことの指示。

ＢＳＤＢＰＬ　　−ダブル・ワードがメモリ１２につい
て要求されたことの指示。

次の２個のキャッシュ信号はキャッシュ・ミス・ロジッ
ク５１において発生される。

ＣＡＨＲＥＦ　　−キャッジ−８またはメモリ１２のい
ずれかからＣＰＵ　１０にデータをストローブするため
、キャッシュ・パス （２９） １８でキャッシュ実行信号ＣＹＣＡＤＮを受入れている
ＨＭＩＵ　４によって、ＣＰＵ　１０がキャッジ−・メ
モリ８を参照したことの指示。

ＣＡＨＭＴＳ　　−キャッシュ・メモリ８がキャッシュ
・パス１８でメモリ要求ＭＥＭＲＥＱ　信号を発生させ
、これによシ゛キャッジ −・ミス°′を指示することの指示。

第５ａ−５ｊ図には、）ＩＭＩＵ４によって受入れられ
る諸種のフォーマットが示されている。第４図では、Ｐ
ＨＭ（７）システム・パス２またはキャッシュ・ノぐス
１８の情報に対する関係を記述するために、第５ｇ図の
アドレス・フォーマットおよび第５ｊ図のデータ・フォ
ーマットが使用されている。これは任意に選択されるも
のである。

第４図を参照すると、入力ラッチ４０と４９およびＭ［
ＪＸラッチ４１は示されていない。ＭＵＸ　３４がシス
テム・パス２をＨＭＩＵ　４に結合させたとき、アドレ
ス・−々ス２３の信号ＢＳＡＤＯＯ−０７は、メモリ１
２モノー−ルを検証するためにＰＨＭＯ４２−０（３０
） をアドレスする。

キャッシュ・パス１８がＭＵＸ　３４によって朋ＩＵ４
に結合されたとき、アドレス・／４ス２３の信号ＣＡＨ
ＡＯ３−０７は、メモリ１２モジユールを検証するため
にＰＩ−１ＭＯ４２−０をアドレスする。ＰＨＭ　０４
２−０の出力信号は８個のラッチ４４−０に蓄積される
。ラッチ４４−０の出力信号ＭＳＥＬＨＯ−７はモニタ
６に印加されて、指定されたメモリ１２の１個または複
数個のモノニール上でのヒツトを指定するようにされる
。

ＭＵＸ　３４がシステム・パス２をＨＭＩＵ４に結合さ
せたとき、アドレス・パス２３の（ｉ号ＢＳＡＤＯ８−
１７は、例えば、このパス・サイクルの間にシステム・
パス２で伝送されている情報の行先であるサブシステム
のチャネル・ナンバを検証するため、ＰＨＭ１４．２−
１ｉアドレススル。キャッシュ・）ぐス１８がＨＭＩＵ
　４に結合されたとき、アドレス・ノぐス２３の信号Ｃ
ＡＨＡ　Ｏ８−１７は、例えば、行先のチャネル・ナン
バを検証するためにＰＨＭ１４２−１ヲアトレスする。

Ｐ）（Ｍ１４２−１　　の出力信号は８個のラッチ４４
−１に蓄積される。ラッチ４４−１の出力信号は、チャ
ネル・ナンバ上で゛ヒツト”を指定するためにモニタ６
に印加される。

ＭＵＸ　３４がシステム・パス２をＨＭＩＵ４に結合さ
せたとき、アドレス・パス２３の信号ＢＳＡＤ１８−２
３は、例えば、ファンクション・コードを検証するため
にＰＨＭ２４２−２　　をアドレスする。該ファンクシ
ョン・コードは、Ｉ１０デバイスによって遂行されるべ
きファンクションを特定し、また、それがデバイスから
伝送される入力データであるか、または、デバイスに対
して伝送される出力データであるかの特定をする。キャ
ッシュ・パス１８がＨＭＩＵ　４に結合されたとき、ア
ドレス・パス２３の信号ＣＡＨＡ１８−２２は、例えば
、ファンクション・コードを検証するためにＰＨＭ２４
２−２　　をアドレスする。ＰＨＭ２．１２−２　の出
力信号は８個のラッチ４／ｌ−２に蓄積される。ラッチ
４４−２　の出力信号ＦＣＮＣＴ（Ｏ−７は、ファンク
ション・コード上の゛′ヒツト”を指定するためにモニ
タ６に印加され、る。

２４個のアドレス・パス２３の信号は、第２図で、ＭＴ
ＪＸ　３４を通してラッチ５００２４個のラッチ５０−
１に印加される。出力信号ＡＤＢＳＯ−２３はモニタ６
に印加される。

ＭＵＸ　３４がシステム・パス２をＨＭＩＵ　４に結合
させたとき、データ・パス２５の信号ＢＳＤＴ　ＯＯ−
０９は、例えば、ソースのチャネル・ナンバを検証する
ためＰ）ｉＭ３４２−３　　をアドレスする。キャッジ
−・パス１８がＨＭＩＵ　４に結合されたとき、データ
・パス２５の信号ＣＡＤＰ　Ｏ１−０８、１，０−１１
はＰＨＭ３４２−３　　をアドレスする。ＰＨＭ３　４
２−３の出力信号は８個のラッチ４４−３に蓄積される
。

ラッチ４４−３の出力信号Ｃ３ＣＥＨＯ−７は、特定さ
れたチャネル・ナンバの１ヒツト“を指定するため、モ
ニタ６に印加される。

、　　■ＪＸ　３４がシステム・パス２をＨＭＩＵ４に
結合させたとき、データ・パス２５の信号ＢＳＤＴＩＯ
−１５は、例えば、中断の優先度を指示するものである
レベル・ナンバを検証するため、ＰＨＭ　４４２−４を
アドレスする。低位のレベル・ナンバは、（３３） 高位の優先度を指示する。キャッジ−・パス１８がＨＭ
ＩＵ　４に結合させたとき、データ・パス２５の信号Ｃ
ＡＤＰ　１２−１７は、ＰＨＭ４４２−４　　をアドレ
スする。ＰＨＭ／Ｉ４２−４　　の出力信号は８個のラ
ッチ４４−４　に蓄積される。ラッチ４４−４　の出力
信号Ｈ，ＥＶＨＯ−７は、中断優先度のレベル・ナンバ
を指定するため、モニタ６に印加される。

１６個のデータ・パス２５の信号は、第２図で、ＭＩＪ
Ｘ　３４全通してランチ５０の１６個のラッチ５０−２
　に印加される。出力信号ＤＴＢＳＯＯ−１５はモニタ
６に印加される。

■ＪＸ　３４７５４システム・パス２をＨＭＩＵ　４に
結合させたとき、コントロール・パス２Ｉノ信号ＢＳＭ
ＲＥＦＢＳＬＯＣＫ　、　ＢＳ踵ＩＴおよびＢ５５ＨＢ
Ｃは２則５４２−５をアドレスする。ＰＨＭ５４２−５
の出力信号はラッチ４４−５に蓄積される。ラッチ４４
−５の出力信号ＢＦＭＴＨＯ−７はモニタ６に印加され
る。

ＭＩＪＸのラッチ４１は、ＰＨＭ６／＋５−６をアドレ
スするためＣＰＵパス１９からの信号ＢＩｘＸ１０−１
７を、また、ＰＨＭ７４５−７をアドレスするためＣＰ
Ｕパス（３４） １９からの信号ＢＩＸＸ　］　８　、１９　、１．Ａ−
１，Ｆを選択する。ＣＰＵパス１９は、例えば、命令操
作コードを構成する４個の１６進デイジツト、４個の１
６進デイジツト・アドレスＰＨＭ６４５−６　　の２個
、および、４個の１６進デイノツト・アドレスＰＨＭ７
４５−７　　の２個を伝送させる。ＰＨＭ６４５−６お
よびＰＨＭ７４５−７の出力信号は、夫々に、ラッチ５
２−６　および５２−７　に蓄積され、出力信号ＣＢＩ
ＵＨＯ−７およびＣＢＩＬＨＯ−７は操作コードの６ヒ
ツト”を指示するためにモニタ６に印加され、内部ＣＰ
Ｕパス２７で受入れられた操作コードはラッチ５４の１
６個のラッチ５４−１　に蓄積される（第２図）。信号
ＢＩＸＸ　ＯＣ−ＯＦは２０個の出力ラッチ５４−１　
に蓄積され、信号ＣＰＢＩ　ＯＣ−Ｉ　Ｆとしてモニタ
６に伝送される。

ＭＵＸラッチ４１には、ｉ！た、ＰＨＭ８４５−８　　
をアドレスするための、パス１９からのＣＰＵ　１０コ
ントロール・ストア、・アドレス信号ｃＰＮＡＯｏ−１
１が蓄積される。ＰＨＭ８４５−８　　の出力信号は８
個のラッチ５２−８　に蓄積される。ラッチ５２−８の
出力信号ＣＰＣ３ＨＯ−７は、コントロール・ストア・
アドレスの”ヒツト°“を指示するために、モニタ６に
印加される。コントロール・ストア・アドレスは、また
、第２図で、信号ＣＰＣ８ＯＯ−１１としてモニタ６へ
の伝送のために、ラッチ５４におけるラッチ５４−２　
に蓄積される。

第５．−５に図には、諸種のアドレス・パス２３および
データ・パス２５のフォーマットが示されており、その
ひとつの組合せが第４図に示されている。これらのフォ
ーマットについては、Ｔ（ｏｎｅｙｗｅｌｌ　Ｌｅｖｅ
ｌ　６　Ｍｉｃｒｏｃｏｍｐｕｔｅｒ　Ｈａｎｄｂｏｏ
ｋ、０ｒｄｅｒＮｏ、ＡＳ２２で更に説明されている。

第５ａ図には、メモリ１２の書込みサイクルの間のシス
テム・パス２上の情報のフォーマットが示されている。

アドレス・パス２３のビット位置２３は、データ・パス
２５がバイト・フォーマットにあるか捷たはワード・フ
ォーマットにあるかを指示するものである。

第５５図には、メモリ１２の読出しシーケンスの第１サ
イクルの間のシステム・パス２上の情報のフォーマ、ト
が示されている。第５　図には、メモリ読出しシーケン
スの第２サイクルの間のフォーマットが示されている。

第５ｄ図には、Ｉ１０出力コマンドの間のシステム・・
ぐス２上の情報のフォーマットが示されている。

第５ｅ図には、Ｉ１０入カコマンドの間のシステム・・
ぐス２上の情報のフォーマットが示されており、また、
第５８図には、応答のフォーマットが示されている。

第５および第５ｈ図には、Ｉ１０ロード・コマンドに応
答する情報の２個のシステム・パス２サイクルが示され
ている。

第５・図には、ＣＰＵ１０の動作を要求するシステム・
パス２の情報が示されている。

第５ｊ図には、デバイス１４０１個による中断の間のシ
ステム・・ぐス２の情報が示されている。

第６図には、コントロール信号によって同定されるよう
な、相異なるタイプのパス伝送のフォーマットが示され
ている。

以下の例工は、ＨＭＩＵ４が、データ処理システム（３
７） １の操作をどのようにしてモニタするものであるかが示
される。

システムがメモリＩ２のアドレス位置００００４１６に
書込む回数をカウントすることを要求されているものと
する。第５および第６図を参照すると、メモリ書込み操
作のためには、信号ＢＳＭＲＥＦ　は論理１、信号ＢＳ
ＭＬＯＣＫは論理１または論理Ｏのいずれかであって、
係わシがない′ことを示しており、信号Ｂ　ＳＷＲＩ　
Ｔは論理１、そして、信号Ｂ５５ＨＢＣは係わりがない
′ものとされている。

ロード操作の間、２進］は、第７図におけるＰＨＭ５Ｕ
　４２−５１捷たはＰＨＭ５Ｌ／１２−５２のアドレス
位置１０１０２，１０１１２，１１１０２および１１１
１２、または、Ａ１６　’　Ｂ１６１　Ｂ１６およびＢ
１６　　に書込まれる。モード・コントロール３６から
の選択信号５ＥＬＡＤＯはＭＩＪＸ　３　／Ｉ　−１〜
３４−４の入力端子２を選択することから、該アドレス
はロード・モー）”　（７）間に選択される。ＭＵＸ３
４−１〜３４−４の出力信号ＨＩＭＲＥＦ　、　ＨＩＬ
ＯＣＫ　、　Ｔ（ＩＷＲＪＴおよびＨＩＳＨＢＣは、Ｐ
ＨＭ５Ｕ　４２−５１およよＰＩ（Ｍ５Ｌ／１２−５２
をアドレ哀（３８） するためにラッチ４０−５１〜４．０−５４に蓄積され
る。選択されたアドレスに２進１を書込むための信号は
示されていない。“ヒツト”を指示する２進１はＰＨＭ
５Ｕ　４２−５１に書込まれて、信号ＰＣＭ５ＨＯがラ
ッチ４４−５１の］個に蓄積され、信号ＢＥＭＴＨＯと
して現われるようになるものとされる。ロード・モード
の間は、”ヒツト“°を表わす２進１は、アドレス位ｉ
Ａ、、Ｅ　　およびＦ１６がアドレ１６Ｂ１６１６ スされるときに信号ＰＣＭ５Ｈ１−７およびＢＦＭＴＨ
１−７の外のいずれかに現われるように、ＰＨＭ５Ｕ４
２−５１４たはＰＨＭ５Ｌ　４．２−５２に書込まれる
。その選択は任意である。

第５図のアドレス・パス２３は、第５ａ図のフォーマッ
トにおける情報を受入れる。信号ＢＳＡＤ　０３−２２
　は、アドレス位置００００４１６を指示している。信
号ＢＳＡＤ　２０は論理Ｉであり、また、信号ＢＳＡＤ
　０３−１９．２１−２２は論理Ｏである。

第８図を参照すると、ロード操作の間に、ラッチ４４−
０２の１個の出力を信号ＭＳＥＬＨ４上に現わすように
、”ヒツトを表わす２進１がＰＨＭＯＬ４２−０２およ
び４２−０４のアドレス位置０１６に書込まれる。上述
されたように、これは任意のことであって、２進１は信
号ＭＳＥＬＨＯ−３、５−７上に現われるように書込ま
れることもできる。ロード操作の間、信号５ＥＬＡＤＯ
は論理１であって、ＭＵＸ３４−０１および３４−０２
が信号ＢＳＤＴ８−１５を選択するという結果をもたら
す。信号ＢＳＤＴ８−１５で、アドレス位置００１６が
選択される。同様にして、ロード操作の間に、ＰＨＭＩ
Ｌ　４．２−１２　、４２−１４および４２−１６のア
ドレス位置がアドレスされ、データ信号ＢＳＤＴＯ６−
１５によって２進１に書込まれて、ラッチ４４−１２の
１個の出力である信号ＣＤ５ＴＨ５−７が活性であるよ
うにされる。また、ロード操作の間に、ＰＨＭ２Ｌ　４
２−２２のアドレス位置０１６およびＰＨＭ２Ｌ　４２
−２４のアドレス位置８，６および９１６（信号ＢＳＡ
Ｄ　２０は論理１であシ、信号ＢＳＡＤ　２３は°係わ
りが々い′である）は、ＰＨＭ２Ｌ４２−２２および４
２−２４に２進Ｉを書込むべくＭＵＸ　３　／Ｉ　−２
１および３４−２２に印加された信号ＢＳＤＴＩＯ−１
５によってアドレスされて、ランチ４４−２２の出力で
ある信号ＦＣＮＣＨ６が活性であるようにされる。

ＨＭＩＵ　４　カシステム・バス２をモニタしていると
き、信号５ＥＬＡＤＯ−１は双方とも論理ＯＫあること
から、信号ＢＳＡＤＯ−２３は、ＭＵＸ３４−０１．３
４−０２．３４．−ＩＩ　、３４−−１２．３４−１３
．３４−２１および３４−２２を通して、夫々のラッチ
４０−０１゜４．０−０２　、４０−１．１　、４０−
１２　、４０−１３．４０−２１および４０−２２に蓄
積されるべく印加される。

メモリ１２の書込み操作では、信号ＢＥＭＴＨＯが、第
７図において、論理１にあるものとすると、信号ＢＳＡ
ＤＯ−２は論理０にセットされることとなシ、メモリ１
２のアドレス位置信号ＢＳＡＤ３−２２はメモリ１２の
アドレス位置を指示する。

論理ＯにおいてＭＵＸ３４−０１に印加された信号ＢＳ
ＡＤＯ−３は、論理Ｏとしてラッチ４０−０１に蓄積さ
れる。論理０にある信号ＨＩＡＤＯＯ−０３は、位置０
１６がアドレスされるＰＨＭＯＵ　４２−０１およびＰ
ＨＭＯＬ４２−０２のアドレス端子に印加される。

ＰＨＭＯＬ　４．２−０２の出力である信号ＰＣＭ０Ｈ
４は論（４１） 理１にされる。同様にして、論理０にある信号ＢＳＡＤ
　４−７は、■ＪＸ３４−０２を通してラッチ４０−０
２に蓄積される。信号ＨＩＡＤＯ４−０７は、ＰＨＭＯ
Ｕ４２−０３およびＰＨＭＯＬ　４２　”　０４の位置
０１６をアドレスする。ＰＨＭＯＬ　４２　＝０４の出
力である信号ＰＣＭ０Ｈ４は論理１にされる。双方の信
号ＰＣＭＯＨ／Ｉ　　はＡＮＤ結合部８Ｉに印加される
。双方が論理１にあるときは、ラッチ４４−０２の選択
されたラッチはセットされて、信号ＭＳ’ＥＬＨ４は論
理１にされる。

ＭＵＸ３４−１１．３４−１２および３４−１３に対し
て夫々に印加された論理Ｏにある信号ＢＳＡＤ８−９゜
ＢＳＡＤｌｏ−１３およびＢＳＡＤ１４−１７は、夫々
に、ラッチ４０−１１．４０−１２および４０−１３に
蓄積される。ＰＨＭＩＬ４２−１２．４２−１４および
４２−１６からの論理ｌにあるＰＣＭＩ　Ｈ５出力信号
はＡＮＤ結合部８３に印加される。ラッチ４４−１２の
選択されたラッチはセットされ、信号ＣＤ５ＴＨ５は論
理】にされる。

論理Ｏにある信号ＢＳＡＤ　１８−１９　、’２１−２
２　。

論理１にある信号ＢＳＡＤ　２０および論理１捷たは論
（４２） 理０のいずれかにある（係わシない”ことの指示）信号
ＢＳＡＤ　２３は、論理１にある信号をＭＵＸ３４−２
１および３４−２２を介して、２ッチ４〇−２１に生じ
させて０，６に蓄積させ、また、ラッチ４０−２２に生
じさせて８，６または９，６に蓄積させる。信号ＨＥＡ
Ｄ　１８−１９．２１−２２　は論理０にあシ、信号Ｈ
ＩＡＤ　２０は論理１にあシ、そして、信号ＨＩＡＤ　
２３は論理１または論理０のいずれかにある。

ＡＮＤ結合部８５に印加された、論理１にあるＰＨＭ２
Ｌ４２−２２およびＰＨＭ２Ｌ　４２−２４からの出力
信号ＰＣＭ２Ｈ６は、ラッチ４４−２２の１個をセット
して、信号ＦＣＮＣＨ６を論理１にする。

アドレス位置００００４におけるメモリ１２の書込みサ
イクルを指示する、論理１にある信号ＭＳＥＬＨ４、Ｃ
Ｄ５ＴＨ５、ＦＣＮＣＨ６シよびＢＥＭＴＨＯは、モニ
タ６におけるＡＮＤゲート６−２に対してプラグ・ワイ
ヤされている。

第２図で、ＡＮＤゲート６−２に印加された信号ＢＳＡ
ＣＫＲが論理１にあってメモリ１２がシステム・パス２
サイクルをＡＣＫ　したことを指示しており、また、第
２図で、メガパス・インタフェース同期化ロジック３２
からのストローブ信号５ＴＢＢＵＳ　　が論理１にある
とき、カウンタ１は増加される。

この発明の好適実施例が示され、説明されてきたけれど
も、多くの変化および修正は上述の発明の影響を受ける
こと、および、それらは々おこの発明の請求された範囲
に入るものであることは、当業者にとって理解されうる
ところである。かくして、先に示された多くの要素は同
効を生じうる別異の要素で代替または置換がなされうる
ものであシ、これは請求された発明の精神に含まれるも
のである。したがって、特許請求の範囲で示されたこと
のみにより、この発明を限定しようとされるものである
。

【図面の簡単な説明】

第１図は、データ処理システム、ハードウェア・モニタ
・インタフェース・ユニッ）　（ＨＭＩＵ）　オヨびモ
ニタの、全体的なブロック図である。 第２図は、ＨＭＩＵのブロック図である。 第３図は、プログラマブル・ヒツト・マトリクス（ＰＨ
Ｍ）のロジック図である。 第４図には、ＰＨＭと、システム・パス２、キャッジ−
・パス１８とＣＰＵパス１９との信号およびモニタに対
する出力信号との結合が示されている。 第５ａ−５ｊ図には、諸種のパス、キャッシュおよびＣ
ＰＵパスの情報のフォーマットが示されている。 第６図は、第５ａ−５ｊ図の情報フォーマットを特定す
るコントロール信号コードのテーブルである。 第７および第８図は、この発明を実証するための特別の
例を説明するために用いられるＰＨＭのロジック図であ
る。 １　・データ処理システム、２・・・システム・パス、
４　ハードウェア・モニタ・インタフェース・ユニット
、６・・・モニタ、８・・・キャッシュ・メモリ、１０
・・・中央処理ユニッ）　（ＣＰＵ）、１２・メモリ、
１４・・・Ｉｌｏ　装置、１６・・・Ｉ１０コントロー
ラ。 （４５） Ｅ乃ｑ５

Claims (8)

【特許請求の範囲】
1. （１）　　メモリ・サブシステム、複数個のＩ１０コン
   トローラ、中央プロセッサ・ユニットおよびキャッシュ
   ・メモリを含み、全てがシステム・パスに対して共通に
   結合されているデータ処理システムであって１ モニタ・インタフェース・ユニットハ、前記システム・
   パスに、ＣＰＵパスによって前記中央プロセッサに、そ
   して、キャッシコ−・パスによって前記キャッシュ・メ
   モリに結合されて、情報信号をモニタし、また、実行デ
   ータを発生させるため、モニタに対して前記情報信号の
   所定の信号を表わすヒツト信号を伝送するようにされて
   おシ、前記モニタ・インタフェース・ユニットニハ：前
   記システム・パスから、または前記キャッジ−・パスか
   らの前記情報信号を選択するための選択手段； 前記システム・パスからの前記情報信号を蓄積するため
   に前記パス選択手段に結合され、また、前記ＣＰＵパス
   からの前記情報信号を蓄積するために前記ＣＰＵに結合
   されている入力蓄積手段：前記入力蓄積手段に結合され
   、前記情報信号に応答して、前記情報信号の前記所定の
   信号につい、て前記ヒツト信号を発生させるための、プ
   ログラマブル・ヒツト・マトリクス手段；および前記モ
   ニタに対する伝送のために前記ヒツト信号を蓄積するた
   め、前記プログラマブル・ヒツト・マ）　ＩＪクス手段
   に結合されている出力蓄積手段：が含まれている、前記
   データ処理システム。
2. （２）　　前記パス選択手段には： 前記システム・パスまたは前記キャッシュ・パスからの
   前記情報信号を選択するための選択信号を発生させるた
   めのモード切換え手段；および前記モード切換え手段に
   結合されているマルチルクサ手段であって、第１の状態
   にある前記選択信号に応答して、前記システム・・ぐス
   からの前記情報信号を表わすシステム・パス信号を選択
   し、また、第２の状態にある前記選択信号に応答して、
   前記キャッシュ・パスからの前記情報信号を表わすキャ
   ッシュ・パス信号を選択するようにされている前記マル
   チプレクサ手段； が含まれている、特許請求の範囲第（１）項のモニタ・
   インタフェース・ユニット。
3. （３）　　前記入力蓄積手段には； 前記マルチプレクサ手段が前記システム・）パスに応答
   したときに前記システム・パス信号を蓄積し、前記ＰＨ
   Ｍアドレス信号の第１のセットを発生させるため前記マ
   ルチプレクサ手段が前記キャッシュ・パスに応答したと
   きに前記キャッシュ・・ぐス信号を蓄積し、また、前記
   ＰＨＭアドレス信号の第２のセットを発生するため前記
   ＣＰＵ−ＺスからのＣＰＵパス信号を蓄積するために、
   前記マルチプレクサ手段に対して結合された入力ラッチ
   手段；が含壕れている、特許請求の範囲第（２）項のモ
   ニタ・インタフェース・ユニット。
4. （４）前記プログラマブル・ヒツト・マトリクス手段に
   は： 複数個のランダム・アクセス・メモリ手段であって、複
   数個のビット位置は複数個の行に組成され、前記複数個
   の行の各々は複数個の列を有していて、前記複数個のビ
   ットの所定のものにおける複数個の２進ｌのビットを蓄
   積するようにされているものが含まれ； 前記複数個のランダム・アクセス・メモリの第１のもの
   は前記ＰＨＭアドレス信号の前記第１のセットに応答し
   、また、前記複数個のランダム・アクセス・メモリの第
   ２のものは前記所定の情報信号を表わす前記ＰＨＭアド
   レス信号の前記第２のセットに応答して、前記複数個の
   行の１個を選択し、前記複数個の２進ｌのビットの１個
   を蓄積する前記選択された行の前記複数個の行の各々の
   ための前記ヒツト信号の１個を発生させるようにしてな
   る、特許請求の範囲第（３）項のモニタ・インタフェー
   ス・ユニット。
5. （５）　　前記出力蓄積手段には： 前記モニタへの伝送のために、前記複数個の行の各々か
   らの前記ヒツト信号の各々を蓄積するため、前記第１の
   複数個のランダム・アクセス・メモリに結合された第１
   の複数個の出力ラッチ；および 前記モニタへの伝送のために、前記複数個の行の各々か
   らの前記ヒツト信号の各々を蓄積するため、前記第２の
   複数個のランダム・アクセス・メモリに結合された第２
   の複数個の出力ラッチ；が含まれている、特許請求の範
   囲第（２）項のモニタ・インタフェース・ユニット。
6. （６）　　メモリ・サブシステム、複数個のＩ１０コン
   トローラおよび中央プロセッサ・ユニットを含み、全て
   がシステム・パスに対して共通に結合されているデータ
   処理システムであって、 モニタ・インタフェースφユニットハ前記システム・パ
   スに結合されて、前記システム・パスに、１１前記デー
   タ処理システムのサブシステム間で伝送される情報を表
   わす複数個のシステム・パス信号を受入れ、前記複数個
   のシステム・パス信号（５） の所定の信号のためのヒツト信号を発生するようにされ
   、前記モニタ・インタフェース・ユニットに結合された
   モニタは前記ヒツト信号に応答して実行データを発生す
   るようにされており、前記モニタ・インタフェースΦユ
   ニッ）Ｋｉｄ：複数個のプログラマブル・ヒツト・マト
   リクスであって、その各々は選択されたシステム・パス
   信号に応答し、前記システム・パスによりサブシステム
   の間で伝送されている前記所定の信号を指示する前記選
   択された複数個の前記システム・パス信号の各々のため
   の前記ヒント信号の１個を発生させるためのもの： が含まれている、前記データ処理システム。
7. （７）　　前記プログラマブル・ヒツト・マトリクスに
   は。 複数個のランダム・アクセス手段であって、その各々は
   複数個の行に組成された複数個のピット位置を有し、前
   記複数個のピット位置の所定のものに複数個の２進ｌの
   ビットを蓄積するための複数個の列を夫々に有している
   ものを含み：（６） 前記複数個のランダム・アクセス手段は、夫夫が前記選
   択された複数個の前記システム・パス信号に応答して、
   前記複数行の１個を選択し、前記選択された複数個の前
   記システム・パス信号の前記所定の信号のため、前記選
   択された行の前記複数個の列の各々のための前記ヒツト
   信号の前記１個を発生するようにされている； 特許請求の範囲第（６）項のモニタ・インタフェース−
   ユニット。
8. （８）　　データ・ソースからの情報信号を受入れ、該
   情報信号が所定の情報信号と等しいときにはヒツト信号
   を発生させるためのプログラマブル・ヒツト・マトリク
   スであって、前記プログラマブル・ヒツト・マトリクス
   には： 複数個の行に組成された複数個のビット位置を有するラ
   ンダム・アクセス・メモリであって、前記行の各々は所
   定のビット位置に複数個の２進ｌのビットを蓄積するた
   めの複数個の列を有するものであり： 前記ランダム・アクセス・メモリは、前記情報信号に応
   答して、前記行の１個を選択し、前記２進１のビットが
   蓄積されている前記複数個の列の各々において前記ヒツ
   ト信号を発生するようにされており；また 前記複数個の列の各々から前記ヒツト信号を受入れるた
   めに、前記ランダム・アクセス・メモリに結合されてい
   る蓄積手段： が含まれている、前記プログラマブル・ヒツト・マトリ
   クス。