JPS586597A - バツフアリトライ方式 - Google Patents
バツフアリトライ方式Info
- Publication number
- JPS586597A JPS586597A JP56104021A JP10402181A JPS586597A JP S586597 A JPS586597 A JP S586597A JP 56104021 A JP56104021 A JP 56104021A JP 10402181 A JP10402181 A JP 10402181A JP S586597 A JPS586597 A JP S586597A
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- JP
- Japan
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- error
- array
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバッファメモリを有し、バッファメモリと主記
憶装置間の情報伝達がスワップ方式で行われる情報処理
装置において、バッファメモリ内に存在するプ賞ツク情
報に対がる主記憶上の位置を示すアドレスアレイ部にエ
ラーを生じた場合の救済方式に関する。
憶装置間の情報伝達がスワップ方式で行われる情報処理
装置において、バッファメモリ内に存在するプ賞ツク情
報に対がる主記憶上の位置を示すアドレスアレイ部にエ
ラーを生じた場合の救済方式に関する。
バッファメモリと主記憶装置間の情報の転送に関しては
、バッファメモリの内容を書き替えた場合同時に対応す
る主記憶装置の記憶内容も同一に書き改めるいわゆるス
トアスル一方式と呼ばれる方法と、より高速化を求める
ため、バッファメモリの内容の変更と主記憶の内容の変
更とを直ちに対応させることをせず、変更ビットを用意
して１変更されていることを表示してバッファメモリの
内容のみ変更しておき後に置換えアルゴリズム等によっ
てバッファメモリの入れ替えを必要とした時になってか
ら上記変更内容に従って主記憶を改めるといういわゆる
スワップ方式とがある〇 スワップ方式社高速化のためには望ましい方式であるけ
れども、バッファメモリ内のブロック情報に対応する主
記憶上の位置を示すアドレスアレイ部にパリティエラー
を生じた場合には、バッファメモリ内のブロック情報を
転送すベキ主記憶上のアドレスが不明となってしまうと
いう問題があった。この場合には変更されている可能性
のあるバッファメモリの内容を対応する主記憶に戻すこ
とができな−ことになるため、それ以上の動作を続ける
ことができず、ハード障害としてシステムダウンにつな
がっていた。
、バッファメモリの内容を書き替えた場合同時に対応す
る主記憶装置の記憶内容も同一に書き改めるいわゆるス
トアスル一方式と呼ばれる方法と、より高速化を求める
ため、バッファメモリの内容の変更と主記憶の内容の変
更とを直ちに対応させることをせず、変更ビットを用意
して１変更されていることを表示してバッファメモリの
内容のみ変更しておき後に置換えアルゴリズム等によっ
てバッファメモリの入れ替えを必要とした時になってか
ら上記変更内容に従って主記憶を改めるといういわゆる
スワップ方式とがある〇 スワップ方式社高速化のためには望ましい方式であるけ
れども、バッファメモリ内のブロック情報に対応する主
記憶上の位置を示すアドレスアレイ部にパリティエラー
を生じた場合には、バッファメモリ内のブロック情報を
転送すベキ主記憶上のアドレスが不明となってしまうと
いう問題があった。この場合には変更されている可能性
のあるバッファメモリの内容を対応する主記憶に戻すこ
とができな−ことになるため、それ以上の動作を続ける
ことができず、ハード障害としてシステムダウンにつな
がっていた。
本発明は情報の転送をスワップ方式で行う情報処理装置
のアドレスアレイ部にエラーを生シてもバッファメモリ
の内容を主記憶に戻し、システムめ動作の続行を可能に
するバッファリトライ方式である。この種の情報処理装
置のアドレスアレイは例えば第１図に示すような構成で
あり）バッファメモリに格勢された情報の主記憶上のプ
ルツク位置を示すページアドレス部及びそのパリティチ
ェックビットと１該ページアドレス情報が有効か否かを
示すビット（同図■）−１バツフアメモリのブロック情
報が変更されているか否かを示すビット（同図Ｍ）、こ
れら■とＭのパリティチェックビットなどを単位とする
ｎ行鵬列のマトリクスで構成されている。かようなアド
レス、アしイを用−た従来のスワップ方式の情報処理装
置を第２図に示す。図中１は第１図に示したアドレスア
レイ、３はパリティチェック部、４はバッファメモリ、
５は論理アドレスを保持するアドレスレジスタ（ＥＡＲ
）、６はアトレストランスレー？日ンバツファ（ＡＴＢ
）、７はムＴＢにより得られた実アドレスを保持するレ
ジスタ１番号を付さないＲはそ−れぞれレジスタを示す
。かような従来のスワップ方式の情報処理装置では１パ
リテイチ工ツク部３によってアドレスアレイ１上の特定
の位置にパリティエラーが検出された場合−スドアスル
一方式のようにエラーを生じた位置若しくは該位置を含
む行を無効にしただけで動作を続けることはできない０
即ち、前記のとおりスワップ方式ニオいては、バッファ
メモリに格納されティる内容は、主記憶と無関係に変更
されている可能性があるので、エラーを生じた位置を無
効もしく社使用禁止にするためには、該位置に対応する
バッファメモリに格納されて−た内容を一旦主記憶に戻
す必要がある。−ところが、戻すべき主記憶上の位置を
示す情報そのものが壊れていて、戻す２．ことができな
いのであるから、そのまま動作を続けることができず、
直ちにハード−門−としての割り込みを生ずる外なかっ
た。
のアドレスアレイ部にエラーを生シてもバッファメモリ
の内容を主記憶に戻し、システムめ動作の続行を可能に
するバッファリトライ方式である。この種の情報処理装
置のアドレスアレイは例えば第１図に示すような構成で
あり）バッファメモリに格勢された情報の主記憶上のプ
ルツク位置を示すページアドレス部及びそのパリティチ
ェックビットと１該ページアドレス情報が有効か否かを
示すビット（同図■）−１バツフアメモリのブロック情
報が変更されているか否かを示すビット（同図Ｍ）、こ
れら■とＭのパリティチェックビットなどを単位とする
ｎ行鵬列のマトリクスで構成されている。かようなアド
レス、アしイを用−た従来のスワップ方式の情報処理装
置を第２図に示す。図中１は第１図に示したアドレスア
レイ、３はパリティチェック部、４はバッファメモリ、
５は論理アドレスを保持するアドレスレジスタ（ＥＡＲ
）、６はアトレストランスレー？日ンバツファ（ＡＴＢ
）、７はムＴＢにより得られた実アドレスを保持するレ
ジスタ１番号を付さないＲはそ−れぞれレジスタを示す
。かような従来のスワップ方式の情報処理装置では１パ
リテイチ工ツク部３によってアドレスアレイ１上の特定
の位置にパリティエラーが検出された場合−スドアスル
一方式のようにエラーを生じた位置若しくは該位置を含
む行を無効にしただけで動作を続けることはできない０
即ち、前記のとおりスワップ方式ニオいては、バッファ
メモリに格納されティる内容は、主記憶と無関係に変更
されている可能性があるので、エラーを生じた位置を無
効もしく社使用禁止にするためには、該位置に対応する
バッファメモリに格納されて−た内容を一旦主記憶に戻
す必要がある。−ところが、戻すべき主記憶上の位置を
示す情報そのものが壊れていて、戻す２．ことができな
いのであるから、そのまま動作を続けることができず、
直ちにハード−門−としての割り込みを生ずる外なかっ
た。
本発明で杜上記ｎ行重列で構成されるアドレスアレイの
メモリを例えば第３図に示すように２ｍワードの素子と
するなど複数組で構成するとともに、エラー処理回路に
よって該複数組のアドレスアレイを適宜切り換え１同時
にエラ一部分の初期化１使用禁止などを随時行うことに
よりアドレスアレイの一時的障害にも固定的障害にも対
処しつるようにしである０ 以下アドレスアレイを構成するメモリを２ｍワードの素
子とした第３図１第４１図の実施例及びその処理フロー
を示す第５−図に従って説明する〇 第３Ｆ３ＸＪＳ第４図の実施例では、ｍワードの素子（
０〜ｍ−１）か７らなるアドレスアレイ１の外にもう１
つのｍワードの素子（ｍ〜Ｊ！Ｉ！１−１）からなるア
ドレスアレイ２を有し、かつエラー情報の判定および処
理を行うエラー処理回路８を備えている。エラー処理回
路８はエラー位置情報を記憶するメモリを含むエラー情
報判定部９とエラー処理部傾からなるステートマシンで
構成され必要に応じてアドレスアレイｌと同２の切り換
え及び後記の各処理を行う。同図において第２図と同一
部分は同一番号を付して説明を省略する。
メモリを例えば第３図に示すように２ｍワードの素子と
するなど複数組で構成するとともに、エラー処理回路に
よって該複数組のアドレスアレイを適宜切り換え１同時
にエラ一部分の初期化１使用禁止などを随時行うことに
よりアドレスアレイの一時的障害にも固定的障害にも対
処しつるようにしである０ 以下アドレスアレイを構成するメモリを２ｍワードの素
子とした第３図１第４１図の実施例及びその処理フロー
を示す第５−図に従って説明する〇 第３Ｆ３ＸＪＳ第４図の実施例では、ｍワードの素子（
０〜ｍ−１）か７らなるアドレスアレイ１の外にもう１
つのｍワードの素子（ｍ〜Ｊ！Ｉ！１−１）からなるア
ドレスアレイ２を有し、かつエラー情報の判定および処
理を行うエラー処理回路８を備えている。エラー処理回
路８はエラー位置情報を記憶するメモリを含むエラー情
報判定部９とエラー処理部傾からなるステートマシンで
構成され必要に応じてアドレスアレイｌと同２の切り換
え及び後記の各処理を行う。同図において第２図と同一
部分は同一番号を付して説明を省略する。
主記憶＜図示しない）よりバッファメモリ番に情報を転
送すると１１には、上記アドレスアレイ１１アドレスア
レイ２の双方に同一のアドレス情報を登録しておき・通
常は１（Ｉａ（０’＝ｍ−１）の情報によって動作を実
行する。エラーがあったときは次のように処理される。
送すると１１には、上記アドレスアレイ１１アドレスア
レイ２の双方に同一のアドレス情報を登録しておき・通
常は１（Ｉａ（０’＝ｍ−１）の情報によって動作を実
行する。エラーがあったときは次のように処理される。
ｌ）通常動作をスタートし、ＡＴＢ６の出力である実ア
ドレスによってアドレスアレイｌを索引中３においてパ
リティエラーを検出したとき（第６図Ｐ ６ ｍ）には
、仮に該索引アドレスとマツチが得られてもこれを無視
して（第６図ＵＰ）通常動作を停止し、′エラー処理待
ちとすると共に、アドレス−アレイ１上のエラーを生じ
た位置をエラー情報判定部９に記憶する０アドレスアレ
イＩＫおける索引は複数位置で並行してアドレス比較が
行なわれるが、エラーが単数であり、過去に生じたエラ
ーのイ２＠の対応する位置に格納された情報を使用して
バッファメモリ４から主記憶装置への１０ツク転送（第
Ｓ図ＭＯＶＩ ＯＵ？）を行い、プｏツク転送の最後に
上記アドレスアレイ２側の情報を同ｌ側のエラーを生じ
た位置に書き込み初期化する。ブロック転送が完了する
とエラー処理待ちポートｕを選択し、エラー処理部カ自
身をリセットして通常動作のりトライが行われる０上記
操作はエラー処理回路８が行い、上記ブロック転送指示
は第４図。、初期化指示Ｆｉの、ボートの選Ｒ＃ｉ■で
示す。
ドレスによってアドレスアレイｌを索引中３においてパ
リティエラーを検出したとき（第６図Ｐ ６ ｍ）には
、仮に該索引アドレスとマツチが得られてもこれを無視
して（第６図ＵＰ）通常動作を停止し、′エラー処理待
ちとすると共に、アドレス−アレイ１上のエラーを生じ
た位置をエラー情報判定部９に記憶する０アドレスアレ
イＩＫおける索引は複数位置で並行してアドレス比較が
行なわれるが、エラーが単数であり、過去に生じたエラ
ーのイ２＠の対応する位置に格納された情報を使用して
バッファメモリ４から主記憶装置への１０ツク転送（第
Ｓ図ＭＯＶＩ ＯＵ？）を行い、プｏツク転送の最後に
上記アドレスアレイ２側の情報を同ｌ側のエラーを生じ
た位置に書き込み初期化する。ブロック転送が完了する
とエラー処理待ちポートｕを選択し、エラー処理部カ自
身をリセットして通常動作のりトライが行われる０上記
操作はエラー処理回路８が行い、上記ブロック転送指示
は第４図。、初期化指示Ｆｉの、ボートの選Ｒ＃ｉ■で
示す。
■はブロック転送終了情報を示す。
２）再度アドレスアレイ１を用いて通常動作を実行中１
上記同一位置にエラーを生じたときはバッファリリース
（即ちバッファ４の全内容を、主記憶へ戻す）を行−１
該位置を含む行を使用禁止とする０パッ；７アリリース
中にパリティエラーが検出されたときは、アドレス７に
イ２側のアドレス情報を使用してバッファリリースを完
了させる◎エラー処理回路のバッファリリース指示を第
４囮ｏ葎記使用禁止指示を同０１バツフアリリース終了
情報を同■で示す。然る後上記ｌ）同様通常動作のりト
ライが行われる。
上記同一位置にエラーを生じたときはバッファリリース
（即ちバッファ４の全内容を、主記憶へ戻す）を行−１
該位置を含む行を使用禁止とする０パッ；７アリリース
中にパリティエラーが検出されたときは、アドレス７に
イ２側のアドレス情報を使用してバッファリリースを完
了させる◎エラー処理回路のバッファリリース指示を第
４囮ｏ葎記使用禁止指示を同０１バツフアリリース終了
情報を同■で示す。然る後上記ｌ）同様通常動作のりト
ライが行われる。
情報処理装置の機能によって、エラーを生じた位置単位
に使用禁止とすることが可能であれば、該位置のみ使用
禁止とすれば足り１それを含む行全体を使用禁止にする
必要はない。この場合に＃：ｔバッファリリースは必要
なく、当該エラー位置に対応するバッファ中のデータの
ブロック転送のみでよい。
に使用禁止とすることが可能であれば、該位置のみ使用
禁止とすれば足り１それを含む行全体を使用禁止にする
必要はない。この場合に＃：ｔバッファリリースは必要
なく、当該エラー位置に対応するバッファ中のデータの
ブロック転送のみでよい。
尚、上記エラー位置を含む行を使用禁止にするときにバ
ッファリリースをするのは１当該行に対応するデータの
ブロック転送（主記憶への返還）をバッファリリースと
−う既存の機能を利用することで、特殊な制御をせずに
すませるためである。
ッファリリースをするのは１当該行に対応するデータの
ブロック転送（主記憶への返還）をバッファリリースと
−う既存の機能を利用することで、特殊な制御をせずに
すませるためである。
またバッファリリース時にはアドレスアレイ１及びバッ
ファメモリ４を順次読出して主記憶へブロック転送を行
なう。
ファメモリ４を順次読出して主記憶へブロック転送を行
なう。
３）同時にＩｌ敵の位置にパリティエラーが発生し、エ
ラーを生じた位置を特定できないときは、上記２）と゛
同様バッファリリースを行ってバッファメモリの情報を
全て主記憶に戻した後通常動作を実行し為その過程で上
記１）、２）の処理によりエラー位置を特定して該位置
を初期化し或いは使用禁止とする。情報処理装置の機能
によって、同時に複数のエラー位置の特定ができるとき
は本操作は不要であるＯ 以上の処理によってアドレスアレイ部に発生した間欠的
障害においても１固定的障害においても共に処理装置の
動作が保証される。即ち、障害が一時的なものである場
合には上記１）の処理のみによって装置の動作を続ける
ことができ、しかもその後アドレスアレイ部の機能も従
前と変りなく利用できる。障害が固定的である場合には
上記１）、２）、の処理によって少くとも障害のある位
置、場合によっては該位置を含む行を使用禁止とするだ
けで、装置の動作を続行できる。以上の処理によって装
置の信親度は著しく向上し、しかも上記リシライ動作は
スワップ方式における通常のムーブイン（主記憶→バッ
ファ）ムーブアウト（バッファ→主記憶）動作の中で行
われる利点があり、本発明を実施するために追加すべき
ハード部分は極く少〈て済むものである。
ラーを生じた位置を特定できないときは、上記２）と゛
同様バッファリリースを行ってバッファメモリの情報を
全て主記憶に戻した後通常動作を実行し為その過程で上
記１）、２）の処理によりエラー位置を特定して該位置
を初期化し或いは使用禁止とする。情報処理装置の機能
によって、同時に複数のエラー位置の特定ができるとき
は本操作は不要であるＯ 以上の処理によってアドレスアレイ部に発生した間欠的
障害においても１固定的障害においても共に処理装置の
動作が保証される。即ち、障害が一時的なものである場
合には上記１）の処理のみによって装置の動作を続ける
ことができ、しかもその後アドレスアレイ部の機能も従
前と変りなく利用できる。障害が固定的である場合には
上記１）、２）、の処理によって少くとも障害のある位
置、場合によっては該位置を含む行を使用禁止とするだ
けで、装置の動作を続行できる。以上の処理によって装
置の信親度は著しく向上し、しかも上記リシライ動作は
スワップ方式における通常のムーブイン（主記憶→バッ
ファ）ムーブアウト（バッファ→主記憶）動作の中で行
われる利点があり、本発明を実施するために追加すべき
ハード部分は極く少〈て済むものである。
また８組のアドレスアレイ１．２としてｍワードの素子
ｔ２組用いる代りにｇ、ワードの素子のアドレス最上位
ビットを切換えて使用するようＫすれば、さらにハード
量の増加はわずかですむ０
ｔ２組用いる代りにｇ、ワードの素子のアドレス最上位
ビットを切換えて使用するようＫすれば、さらにハード
量の増加はわずかですむ０
第１図線従来のアドレスアレイの例を示す図、第２図は
従来のアドレスアレイを用−た情報処理装置を示す図、
第３図は本発明の実施例に用−たアドレスアレイを示す
図、第４図は本発明の実施に用いた情報処理装置の例を
示す図、第す図は本発明の実施例の処理フローを示す図
であるＯ １％怠８アドレスアレイ％４：バツファメモリーａＳエ
ラー処理回路％９！エラー情報判定部１１゜８工ラー処
理部 才１面 才Ｚ回 才３Ｍｌ ゛
従来のアドレスアレイを用−た情報処理装置を示す図、
第３図は本発明の実施例に用−たアドレスアレイを示す
図、第４図は本発明の実施に用いた情報処理装置の例を
示す図、第す図は本発明の実施例の処理フローを示す図
であるＯ １％怠８アドレスアレイ％４：バツファメモリーａＳエ
ラー処理回路％９！エラー情報判定部１１゜８工ラー処
理部 才１面 才Ｚ回 才３Ｍｌ ゛
Claims (1)
- 【特許請求の範囲】 ｌ）ノｊツ７アメモリを有し、バッファメモリと主記憶
装置間の情報伝達がスワップ方式で行われる情報処理装
置において、バッファメモリ内のプ四ツク情報位置を示
すアドレスアレイ部を複数組設け、該複数組のアドレス
アレイ部にそれぞれ同一のアドレス情報を登録すると共
に通常は一組のアドレスアレイ部の情報で動作を実行し
、該アドレスアレイ部にパリティエラーを生じたときは
、上記パリティエラーを生じた位置に対応する他のアド
レスアレイ部のアドレス情報を使用してバッファメモリ
から主記憶装置へのブロック転送を行い、その間上記能
のアドレスアレイ部のアドレス情報を上記アドレスアレ
イ部のパリティエラーを生じた位置に再び書き込んで初
期化し、更に動作を実行中上記パリティエラーを生じた
同一位置にパリティエラーを生じたときは該位置もしく
は該位置を含む行を使用禁止とすることを特徴とするバ
ッファリトライ方式。 ２）通常用いるアドレスアレイ部のｌｌＩ数の位置に同
時にパリティエラーを生じたときは１バツフアリリース
を行ったのち動作を実行する特許請求の範囲１）項記載
のバッファＩＪ ）ライ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104021A JPS6044709B2 (ja) | 1981-07-03 | 1981-07-03 | バツフアリトライ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104021A JPS6044709B2 (ja) | 1981-07-03 | 1981-07-03 | バツフアリトライ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586597A true JPS586597A (ja) | 1983-01-14 |
| JPS6044709B2 JPS6044709B2 (ja) | 1985-10-04 |
Family
ID=14369599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104021A Expired JPS6044709B2 (ja) | 1981-07-03 | 1981-07-03 | バツフアリトライ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6044709B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478346A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Alternate memory control system |
| JPH025880U (ja) * | 1988-06-25 | 1990-01-16 |
-
1981
- 1981-07-03 JP JP56104021A patent/JPS6044709B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478346A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Alternate memory control system |
| JPH025880U (ja) * | 1988-06-25 | 1990-01-16 | ||
| JPH0530294Y2 (ja) * | 1988-06-25 | 1993-08-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6044709B2 (ja) | 1985-10-04 |
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