JPS586580U - サイリスタの制御方式 - Google Patents

サイリスタの制御方式

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Publication number
JPS586580U
JPS586580U JP9950181U JP9950181U JPS586580U JP S586580 U JPS586580 U JP S586580U JP 9950181 U JP9950181 U JP 9950181U JP 9950181 U JP9950181 U JP 9950181U JP S586580 U JPS586580 U JP S586580U
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JP
Japan
Prior art keywords
control method
thyristor
thyristor control
circuit
gate
Prior art date
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Pending
Application number
JP9950181U
Other languages
English (en)
Inventor
岸　隆雄
Original Assignee
株式会社日立製作所
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Filing date
Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
Priority to JP9950181U priority Critical patent/JPS586580U/ja
Publication of JPS586580U publication Critical patent/JPS586580U/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図はＧＴＯを並列接続した従来の回路、第２図は第
１図の回路のオン時の動作を示す図、第３図は第１図の
回路のオン時の動作を示す図、第４図は本考案の基本構
成を示す図、第５図は本考案を用いたＧＴＯの並列接続
回路図、第６図は第５図のオン時の動作を示す図、第７
図は第５図のオフ時の動作を示す図である。 １，２・・・・・・ＧＴｏ、３．４・・・・・・ゲート
回路、６．′８・・・・・・駆動回路、７，９・・・・
・・遅延回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 並列接続されたゲートターンオフ作用を有するサイリス
    タを同一ゲート信号でオンあるいはオフ制御する制御方
    式において、各サイリスタのゲートに遅延回路を設け、
    この回路により各サイリスタのオンあるいはオフ動作を
    揃えることを特徴とするサイリスタの制御方式。
JP9950181U 1981-07-06 1981-07-06 サイリスタの制御方式 Pending JPS586580U (ja)

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JP9950181U JPS586580U (ja) 1981-07-06 1981-07-06 サイリスタの制御方式

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JP9950181U JPS586580U (ja) 1981-07-06 1981-07-06 サイリスタの制御方式

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JPS586580U true JPS586580U (ja) 1983-01-17

Family

ID=29894238

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