JPS5859492A - Display system - Google Patents
Display systemInfo
- Publication number
- JPS5859492A JPS5859492A JP56159187A JP15918781A JPS5859492A JP S5859492 A JPS5859492 A JP S5859492A JP 56159187 A JP56159187 A JP 56159187A JP 15918781 A JP15918781 A JP 15918781A JP S5859492 A JPS5859492 A JP S5859492A
- Authority
- JP
- Japan
- Prior art keywords
- information
- display
- processing unit
- central processing
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
本発明は、表示すべき文字情報を複数回にわたって表示
するようにした表示方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a display method in which character information to be displayed is displayed multiple times.
従来、電子翻訳機において、たとえば、カナキーにより
「ホン」と入力してその日本語に対応する英単語「ＢＯ
ＯＫＪを検索し表示するようになっている。しかしなが
ら、このように厨時に英単語が表示されると、その単語
を早期間で記憶するのは大変出動なことであり、又表示
された英単語を筆記する際にも面倒である。Conventionally, in electronic translation machines, for example, if you input "Hon" using a kana key, the English word "BO" corresponding to the Japanese word is input.
OKJ is searched and displayed. However, when English words are displayed during cooking, it is very difficult to memorize the words at an early stage, and it is also troublesome to write down the displayed English words.
本発明は、上記の点を鑑み成されたもので、複数の文字
からなる単語を、複数回にわたって表示させるようにす
ることで、筆記する際に大変楽なそして早期間で記憶し
やすい表示方式を提供することを目的とする。The present invention has been made in view of the above points, and by displaying words consisting of multiple letters multiple times, the present invention is a display method that is very easy to write down and easy to memorize quickly. The purpose is to provide
以下本発明の一実施例を図面に従って説明する。An embodiment of the present invention will be described below with reference to the drawings.
編１図は本発明による表示方式の一実施例を示す電子機
器のブロック図である。ＩＮＰＵＴは複数のキー等から
成り情報を入力するための入力部、ＣＰＵはシステム全
体を制御する中央演算処理装置ｉｔ／、ＴＣＯ−ＮはＣ
ＰＵ内に設けられ綬タイ之ング信号Ｔｌ、Ｔ、を制御す
−る。タイミング制御装置、ＭＥＭ２は複数個の情報が
記憶されている記憶器、ＭＥＭｉは中央演算処理装置Ｃ
ＰＵからの指示により記憶器ＭＥＭ２に配憶されている
情報の１りを母ＩＭＡ （ＢＵＳＡ）を介して指示し、
その指示された情報を母１ｊ！Ｄ （ＢＵＳＤ）を介し
て受は取り記憶する記憶器、母１ｉ１Ｂ （ＢＵＳＢ）
は、記憶器ＭＥＭ１の内容を中央演算処理装置ＣＰＵで
修正（変換）するための相方向母線である。以上の構成
を更に詳しく説明するならば、入力部ＩＮＰＵＴから入
力された情報は、中央演算処理装［ＣＰＵを介し母線Ｂ
（ＢＵＳＢ）を通して記憶器に送られると共に、この
情報に対応する情報を中央演算処理装［ＣＰＵの指示で
記憶器ＭＥＭ２より母線ＢＵＳＤ、ＢＵＳＢ″を介して
一担中央演算処理装置ＣＰＵに送られ、その情報を表示
すべき形式に変換して再び母線Ｂ （ＢＵＳＢ）を介し
て記憶器ＭＥＭｌに送るものである。Ｇ１．Ｇ２．Ｇ５
゜Ｇ１．Ｇ２．Ｇ３．Ｇ４．Ｇ５の一方の端子には記憶
器ＭＥＭ１の各桁に対応した情報が入力され、もう一方
の端子には中央演算処理装置１ｃＰＵに設けられたタイ
ミング信号制御装置ＴＯＯＮから出力されるタイ電ング
パルスτ１〜Ｔ烏を各々が入力されることにより表示器
ＤＩＳｌに情報が表示される。つまり記憶器ＭＥＭｉの
各桁に対応した情報はタイミングパルス？、 、？、を
制御することにより表示器ＤＩＳｌに導かれるものであ
る。又、アントゲ−）Ｇｌ、Ｇ２．Ｇ５．Ｇ４． Ｇ５
から表示器ＤＮＳｉの各桁に出力される情報はオアゲー
トＯＲｉを介して１桁表示器ＤＩＳ２にも出力される。Figure 1 is a block diagram of an electronic device showing an embodiment of the display method according to the present invention. INPUT is an input unit consisting of multiple keys etc. for inputting information, CPU is a central processing unit that controls the entire system, and TCO-N is a C
It is provided in the PU and controls ribbon tying signals Tl, T. A timing control device, MEM2 is a storage device storing a plurality of pieces of information, and MEMi is a central processing unit C.
Instructs one piece of information stored in the memory device MEM2 via the mother IMA (BUSA) according to an instruction from the PU,
Mother 1j with the specified information! D (BUSD) is used as a storage device for receiving and storing data, mother 1i1B (BUSB)
is a phase direction bus line for modifying (converting) the contents of the memory MEM1 by the central processing unit CPU. To explain the above configuration in more detail, the information input from the input section INPUT is sent to the central processing unit [CPU via bus line B].
(BUSB), and information corresponding to this information is sent from the memory MEM2 to the central processing unit CPU via the buses BUSD and BUSB'' at the instruction of the central processing unit [CPU]. This information is converted into a format to be displayed and sent again to the memory device MEMl via bus B (BUSB).G1.G2.G5
゜G1. G2. G3. G4. Information corresponding to each digit of the memory device MEM1 is inputted to one terminal of G5, and the tie-up pulse τ1~ outputted from the timing signal control device TOON provided in the central processing unit 1cPU is inputted to the other terminal. Information is displayed on the display device DIS1 by inputting each of the T crows. In other words, is the information corresponding to each digit of the memory MEMi a timing pulse? , ,? , is guided to the display device DIS1. Also, Antogame) Gl, G2. G5. G4. G5
The information output to each digit of the display DNSi is also output to the one-digit display DIS2 via the OR gate ORi.
よって中央演算処理装置ＣＰＵに設けられたタイミング
信号制御回路ＴＯＯＮにより、タイミング信号Ｔ、−Ｔ
、を順次一定時間おいて出力することにより英単語等の
スペルの１つ１つが表示器ＤＩＳｌに出力される。又こ
のタイ電ング信号Ｔｚ〜Ｔ暴を２ンダムに出力するよう
にタイミング信号制御回路ＴＯＯＮを制御してやること
により英単語等のスペルを２ンダムに表示させることが
できる。このように例えば［Ｂ ＯＯＫＪなる単語を「
・０・・」、［・・・ＫＪ、「Ｂ拳・・」。Therefore, the timing signal control circuit TOON provided in the central processing unit CPU controls the timing signals T, -T.
, are outputted one by one at a fixed time interval, thereby outputting each spelling of an English word or the like to the display device DIS1. Furthermore, by controlling the timing signal control circuit TOON so as to output the timing signals Tz-T-2 randomly, it is possible to display the spelling of English words etc. twice randomly. In this way, for example, you can change the word [BOOKJ] to
・0...'', [...KJ, ``B fist...''.
「・・０・」というように表示させて操作者に正しいつ
づりを考えさｉるといった英単語の学習が行える。It is possible to learn English words by displaying ``...0...'' and asking the operator to think of the correct spelling.
又、上記のような複数桁の表示器ＤＩＳ１を用いずに７
７ドゲー）Ｇｌ〜Ｇ５からの出力を一オアゲー）ＯＲｉ
を介して１桁表示装置に出力するように構成し、中央演
算処理装置ＣＰＵに備えられたタイミング信号制御回路
ＴＯＯＮから出力するタイミング信号Ｔｌ、Ｔ、を順次
出力あるいは、２ンダムに出力させることにより、上述
したような表示を行うことができる。以上で述べたタイ
ミング信号Ｔ、 、Ｔ−を２７ｆムに出力させるタイミ
ング信号制御回路の制御は、ＣＰＵ内で通常マイクロイ
ンスト２クシヨンにより行う０
又、表示器ＤＩＳ１を用いタイミング信号Ｔｌ〜Ｔ、０
１つを出力一定時間出力しないようにすれば、スペルの
虫喰いテストが表示できる。Also, without using the multi-digit display DIS1 as described above,
7 game) Output from Gl~G5 to 1 game) ORi
The timing signals Tl and T output from the timing signal control circuit TOON provided in the central processing unit CPU are output sequentially or twice randomly. , the above-mentioned display can be performed. The control of the timing signal control circuit that outputs the timing signals T, , T- to the 27fm described above is normally performed by micro-instrument 2 in the CPU.
If you do not output one for a certain period of time, you can display a spell bug test.
以上説明したように本発明によれば榎数の文字から成る
単語等の情報を複数回にわたって表示するので、操作者
にとっては筆記するのに楽で、しかも記憶もし易い表示
方式を提供することができる。更にはこの表示方式を電
子学習機に用いれば今までの学習機よりも更に学習効果
を上げることができる。As explained above, according to the present invention, information such as words consisting of a number of characters is displayed multiple times, so it is possible to provide a display method that is easy for the operator to write down and easy to memorize. can. Furthermore, if this display method is used in an electronic learning machine, the learning effect can be further improved compared to conventional learning machines.
縞１図は本発明による表示方式の一実施例を説明する表
示装置のブロック図で、ＩＮＰＵＴは入力部、ＣＰＵは
中央演算処理装置、ＴＯＯＮはタイミング信号制御回路
、ＤＩＳ２は１桁表示器である０Stripe 1 is a block diagram of a display device explaining one embodiment of the display method according to the present invention, where INPUT is an input section, CPU is a central processing unit, TOON is a timing signal control circuit, and DIS2 is a 1-digit display. 0
Claims (1)
を複数回にわたって表示させるようにしたことを、特徴
とする表示方式。A display method characterized by displaying multiple characters multiple times when displaying a word consisting of multiple characters.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159187A JPS5859492A (en) | 1981-10-06 | 1981-10-06 | Display system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159187A JPS5859492A (en) | 1981-10-06 | 1981-10-06 | Display system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5859492A true JPS5859492A (en) | 1983-04-08 |
Family
ID=15688209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56159187A Pending JPS5859492A (en) | 1981-10-06 | 1981-10-06 | Display system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5859492A (en) |
-
1981
- 1981-10-06 JP JP56159187A patent/JPS5859492A/en active Pending
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