JPS5856285B2 - アナログデジタルヘンカンホウシキ - Google Patents

Description

【発明の詳細な説明】 本発明は放射線の測定など統計分布の計測に用いられる
アナログデジタル変換方式の改良に係る。

第１図によって従来の方式を説明すれば、信号パルス波
形１を波高値の等しいパルス波形２のような形に変形す
る。

２の形のパルスは、たとえば１の波高値に等しい値にま
で充電したキャパシタを、２種類の定電流回路を放電の
過程中に切換えて放電させると得ることができる。

２種類の定電流回路の切換えは次のようにして行なう。

まず区間Ａにおいては、定電流回路の一方（以下これを
ファーストディスチャージャとよぶ）が動作し、パルス
波形２で示すキャパシタの電圧があらかじめ定められた
値りより太きいかぎり、信号３が高レベルとなり放電を
続ける。

放電が続いている間はゲート信号５によって出力パルス
４が得られる。

パルス波形２で示すキャパシタの電圧があらかじめ定め
られた値りより小さいと信号３が低レベルとなり、次に
きたクロックと同期してゲート信号５が消えファースト
ディスチャージャを通じての放電がやむ。

これと同時にそれまで閉じていたゲート回路が信号７に
よって開き、２つの定電流回路（以下これをスロープイ
スチャージャとよぶ）を通して放電が行なわれる。

スロープイスチャージャが動作している間、すなわち区
間Ｂにはゲート信号７によって出力パルス６が得られる
。

いまファーストディスチャージャの放電々流をスロープ
イスチャージャのそれの、たとえば正確に１６倍に選ん
だとすると、区間Ａには、区間Ｂの１６倍の速さで放電
するから、出力パルス４は出力パルス６の１６個分に相
当することになる。

もしファーストディスチャージャの動作は、キャパシタ
がｈまで放電されたときクロックに無関係に停止するな
らば、一般にアナログデジタル変換の精度はクロックの
１カウントまでの誤差を伴なうから、この場合は出力パ
ルス６に現れるパルスのゼロないし１６カウントに相当
し変換精度を高めることはできない。

しかしファーストディスチャージャをクロックに同期さ
せて起動・停止すれば、その間に放電される電荷は出力
パルス４に現れるパルスに換算すれば正確に１６の整数
倍となる。

かくして得られた出力パルス６を１６倍し、出力パルス
４を合計すれば、比較的短時間に正確なアナログデジタ
ル変換を行なわせることができる。

本発明の目的は前述の説明に現れた「ファーストディス
チャージャの電流値をスローデイスチャ−ジャのそれの
正しく、たとえば、■６倍に選ぶ」という部分を簡単に
するものである。

前述の動作原理で、もしファストとスローの電流値の比
が正しく１６．００でなかったとすると、その誤差に応
じて１６チヤンネル置きに幅の広いあるいは狭いチャン
ネルが発生し、アナログデジタル変換器の性能である重
要な差動直線性を害する恐れがある。

ここにチャンネルというのは放射線測定などの分野で用
いられるアナログデジタル変換器の量子化単位であって
、たとえば８ビツトの変換器は２５６チヤンネル、１０
ビツトは１０２４チヤンネルのごとく呼び、この種の微
分直線性を重視する用途ではビット数に代わりチャンネ
ル数が一般に用いられる。

（電気学会昭和４１年１２月発行電気専門用語集「放射
線」参照） 前述のその誤差に応じて１６チヤンネル置きに幅の広い
あるいは狭いチャンネルが発生するという理由を説明す
ると次の通りである。

今クロック１個の時間にファストディスチャージで放電
する電荷をＦ１スローディスチャージで放電する電荷を
Ｓとすると、パルス波高がｎＦ＋１５８（ｎは任意の整
数）からｎＦ＋１６８に移る部分において、もしファス
ト／スロー放電の勾配の比が正確に１６．００であれば
、１６Ｓ＝Ｆの関係が成り立ち、 ｎ Ｆ＋ １６ Ｓ→（ｎ＋ １ ） Ｆとなり、この
とき尚該チャンネルの幅は他のチャンネルと等しい。

もし１６ Ｓ＝Ｆが正しく成り立たず、Ｆが少し大きけ
れば、丁度切りかわりのところに当るチャンネル、つま
り、ｎＦ＋１５Ｓ〜（ｎ＋１ ）Ｆ間のチャンネル幅は
広くなる。

Ｆが１６８より小さければ逆に狭いチャンネルが発生す
る。

そして上記の説明で明らかなようにこの現象は１６チヤ
ンネル置きに発生するのである。

本発明では、前述の方法に加えて、ファストとスローの
ディスチャージャの切換えの目安に用いている電圧りに
、入力信号と無関係に変動する微少電圧上△ｈを加える
ものである。

すなわち、前記の説明では、第１図のパルス波形２にお
いてｈで示したファースト、スローの切りかえ監視点が
一定値であると仮定して述べたものであるが、ｈを変化
させれば切りかえレベルが変化するため同一の入力パル
ス波高に対して、ｎＦ＋１８８ 、（ｎ＋１）Ｆ＋２
８ （１：）ヨウニいく種類かのＦとＳの組合せがでキ、コ
れを上述の幅の広いまたは狭いチャンネルに注目すると
、後述のごとき平均化の効果が生ずるのである。

仮りにファーストスローのｔ 流化が１６．１．ｈが１
７８に設定されていたとすると、入力信号波高が１７８
（７）ときにＩＦ＋ＩＳとなり、１６Ｓ（７）ときはＯ
Ｆ＋１６８．１５Ｓ（７）ときはＯＦ＋１５８となる。

この場合、１６ＳからＩＰ＋ＩＳになる部分のチャンネ
ル巾は、 １６、ｌ５−１５８＝１．ＩＳ となり、他のチャンネルより１０係広くなる。

この現象は（１７＋ｎＸ１６）チャンネル（但しｎは整
数）ごとに生ずる。

次にｈの設定を１８８に相当するのＣレベルに上昇させ
たとすると、前と同様の原理で、１０％巾広のチャンネ
ルが（１８＋ｎｘ１６）毎に生ずる。

このようにして、ｈの設定を測定時間中等分に１８８に
したり１７Ｓにしたりすると、測定結果は統計的にこれ
ら２ｎチヤンネルで平均化され、（１７＋ｎＸ１６）、
（１８＋ｎＸ１６）のチャンネル巾は夫々５優巾広に改
善される。

以上の原理を任意の△ｈ、Ａ／Ｂに適用すればよいので
ある。

従って、後述の△ｈやＡ、Ｈの関係については効果ある
為の必要な格別の条件は無く、上記の原理に基づいて常
識的に設定すれば良い。

しいてあげれば、１△ｈ１はＦ（前の例では１６Ｓ）よ
りやや大きく選ぶのが一般的である。

但しこれは２Ｓでも４０Ｓでも本発明の作用効果として
は同様である。

又Ｆ／Ｓ比、Ａ、Ｂの電流比、ｈのレベル、ｈの数（総
チャンネル数から定まる）等もファーストスロ一方式を
構成するに必要な制約はなく、例えばＦ／Ｓ比は１６で
なくて、８でも３２でもよい。

第２図に本発明による構成の一例を説明する。

コンパレータ１２の入力端子１１には第１図に示したキ
ャパシタの電圧２が接続される。

コンパレータ１２の参照電圧１４は第１図に示した電圧
りに相当する。

点線で囲まれた範囲内の１５〜１７が本発明により付加
する部分である。

振幅が±△ｈの三角波を端子１７に加える。

キャパシタ１５と抵抗器１６はこの波形を参照電圧１４
に重畳させるための結合回路である。

この構成によってファーストディスチャージャとスロー
プイスチャージャの切換えレベルは、アナログデジタル
変換をなすべき入力と、±△ｈとして加えられる三角波
との時間関係によって上下に変動することになり、ファ
ストディスチャージャとスロープイスチャージャの電流
比が正確に１６．００でないことによって１６チヤンネ
ルごとに生ずる幅の不均一なチャンネルは士△ｈに相当
するチャンネルにわたって平均化されて差動直線性が著
しく改善される効果を奏する。

【図面の簡単な説明】

第１図は本発明が適用されるアナログデジタル変換方式
の各部の波形を示す図、第２図はこの発明の一実施例を
示す構成図である。 １．２・・・・・・信号パルス、３・・・・・・信号、
４・・・・・・出力パルス、５・・・・・−ケート信号
、６・・・・・・出力パルス、７・・・・・・信号、１
１・・・・・・入力端子、１２・・・・・・コンパレー
タ、１３・・・・・・出力端子、１４・・・・・・参照
電圧、１５・・・・・・キャパシタ、１６・・・・・・
抵抗器、１７・・・・・・端子。

Claims (1)

【特許請求の範囲】
1. １２組またはそれ以上の放電速度を切換えてアナログデ
   ジタル変換を行なう方式において、切換えレベルからの
   信号が出た後クロックパルスに同期して変換を行なうと
   ともに該切換えレベルを検出する回路のうちで参照して
   いる基準電圧に変動を与えて差動直線性を向上させるよ
   うにしたことを特徴とするアナログデジタル変換方式。