JPS5855806A - Pattern position detecting device - Google Patents

Pattern position detecting device

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JPS5855806A
JPS5855806A JP15502681A JP15502681A JPS5855806A JP S5855806 A JPS5855806 A JP S5855806A JP 15502681 A JP15502681 A JP 15502681A JP 15502681 A JP15502681 A JP 15502681A JP S5855806 A JPS5855806 A JP S5855806A
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JP
Japan
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data
pattern
register
value
circuit
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JP15502681A
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JPH0160763B2 (en
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Masahito Nakajima
雅人 中島
Tetsuo Hizuka
哲男 肥塚
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Fujitsu Ltd
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Fujitsu Ltd
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    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7088Alignment mark detection, e.g. TTR, TTL, off-axis detection, array detector, video detection

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  • Multimedia (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Length Measuring Devices By Optical Means (AREA)
  • Length Measuring Devices With Unspecified Measuring Means (AREA)

Abstract

PURPOSE:To detect the pattern position highly accurately, by obtaining the pattern data of the pick up signals of images in detecting windows from the preset sizes of the detecting windows and the distances from chip corners, and selecting the pattern whose difference from the reference projection value is smallest among the patterns which are shifted by a plurality of bits. CONSTITUTION:A pad pattern 90 is processed 10 by a pick up system such as a TV camera. The image signal is converted 11 into digital data having three values at every picture element, and the result is stored in a frame memory 12. The corners of a semiconductor chip is detected 13 from said data, and the pattern detecting windows 91 and 92 are determined by the corners. Then the data in the detecting windows are summed for every column unit, and a numerical data A0 for one line is obtained. By using this, the shift processing of + or -n bits in the row direction is performed. Then the difference between the data A1-An and A-1-A-n and the preset reference projection value 17 for every bit is average by a reference projection value subtracting part 16 and a bit difference total sum averaging part 18. This is judged as the optimum address. The position detection is made possible by a minimum value detecting part 19, an optimum matching address output part 20, and a pad center address computing part 21.

Description

【発明の詳細な説明】 本発−は撮像系を有す為認識装置に係り、轡にトランジ
スタ、集積回路等のパターン位置を検出するパターン位
置検出装置に関す為。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a recognition device having an imaging system, and more particularly to a pattern position detection device for detecting the position of a pattern of a transistor, integrated circuit, etc.

従来、トランジスタ集積回路等のパターン位置を検出す
る場倉には、接点アドレスから演算によ勤必要とする位
置情報を求めていえ。
Conventionally, in order to detect the position of a pattern in a transistor integrated circuit, etc., the necessary position information has to be obtained by calculation from the contact address.

第1図は、トランジスタチップバター/の2接点アドレ
スを示す。撮像系よに得られ九画偉情帷をたとえば上か
ら横方向に順次走査1−1゜〜、1−3して嬌初にチッ
プ5に接した点3を第”1の接点アドレスとし、逆に下
から順次走査量−1、〜 2−4して最初にチップ5に
接した点4を$20接点アドレスとしてこの2つのアド
レスとあらかじめ求めである接点からの距離a、bを用
いて必要とする座標6.7を求めていえ。
FIG. 1 shows a two-contact address for a transistor chip butter/. The nine-picture image obtained by the imaging system is sequentially scanned horizontally from the top, for example, from 1-1° to 1-3, and the point 3 that first touches the chip 5 is set as the "first contact address," Conversely, scan from the bottom sequentially by scanning amount -1 to 2-4, and use point 4, which first touched chip 5, as the $20 contact address, and use these two addresses and distances a and b from the contact, which are calculated in advance. Find the required coordinates 6.7 No.

前記方法はy軸方向はテレビカメラの走査精度壕で求め
ることが可能であゐが、X軸方向はたとえばパッドの1
車等によっても変化するため、高い精度は菫めなかつえ
In the above method, the y-axis direction can be determined using the scanning accuracy of a television camera, but the x-axis direction can be determined by, for example, one pad
High accuracy is impossible because it changes depending on the car etc.

第2図は前記X軸方向の誤着を示す。FIG. 2 shows the erroneous attachment in the X-axis direction.

第1mlと比較して明らかな様に、走査する位置によっ
てX軸方向に対して接点sl 、alは大音〈変化して
いゐ。
As is clear from the comparison with the first ml, the contact points sl and al change in the X-axis direction depending on the scanning position.

前記方法を改善する方法としてあらかじめ電められてい
為8つの検出窓を用いて、撮像系よ枝彰し 伽得られた映像信号を切に出し、その結果11彰データ
の変化点をパターンの切片として2方向から求める方法
がああ。
As a method to improve the above method, eight pre-charged detection windows are used to cut out the video signal obtained from the imaging system, and as a result, the change points of the 11 data are used as the pattern section. There is a way to find it from two directions.

前記方法は精度は向上するが雑音九とえばP−デ傷等に
よって切片を誤検出することかあ為。
Although the above method improves accuracy, it may cause false detection of sections due to noise, such as P-de flaws.

本発明は前記問題点を解決するものであ伽、その目的−
誤差が少くまた雑音に強いパターン位置検出装置を提供
することにあゐ。
The present invention is intended to solve the above-mentioned problems, and its purpose-
It is an object of the present invention to provide a pattern position detection device that has few errors and is resistant to noise.

本発明O特徴とするとζろは、撮像系を有す為認識装置
において映會儒号を2値化あるいは3値化するデジタル
化回路と前′記デジタル化回路の出力信号を特定の検出
窓によって切し出す切抄出し一路と、前記切ヤ出し回路
によって切艶出ちれ良信号を投影す為投影1路と、前記
投影結果とあらかじめ求められている投影デ −とO差
を求める比較回路と前記比較回路の結果がノ 最小となるパターン位置として検出す為機幽■路から成
勤、少なくとも2つの検出窓を用いて複数方向からのパ
ターン位置を求めることを特徴としたパターン位置検出
装置にある。
A feature of the present invention is that since it has an imaging system, the recognition device has a digitization circuit that binarizes or ternaryizes the video signal, and the output signal of the digitization circuit is processed through a specific detection window. A comparison is made to determine the difference between the projection result and the predetermined projection data. Pattern position detection characterized by determining the pattern position from a plurality of directions using at least two detection windows. It's in the device.

以下、図面を用いて本発明の詳細な説明を行う。Hereinafter, the present invention will be explained in detail using the drawings.

第3図は本発明のパターン位置検出装置の動作を示すフ
ローチャートである。
FIG. 3 is a flowchart showing the operation of the pattern position detection device of the present invention.

撮像系処1110によって得られ九映俸信号ば3値化回
路11によって画It位K、3値のデジタルデータに変
換され、フレームメモリ12に格納される。
The nine image signals obtained by the imaging system processing 1110 are converted into three-value digital data by the ternarization circuit 11 and stored in the frame memory 12.

前記格納され九デジタルデータを用いてチップコーナ検
出1sによって半導体チップのコーナが検出され、さら
にそのデータを用いてパター/検出窓が決定され為。
The corner of the semiconductor chip is detected by the chip corner detection 1s using the stored digital data, and the pattern/detection window is determined using the data.

前記検出窓を用いて次に検出窓内投影値針数15が行な
われる。
Next, using the detection window, a detection window projection value number of stitches 15 is performed.

投影値計数lsでは検出窓内のデータを列単位に合計し
一行の数値データすなわち投影データA、に変換する。
In the projection value count ls, data within the detection window is summed column by column and converted into one row of numerical data, that is, projection data A.

前記投影データムOを用いて士−ビットの行方向のシフ
)J611を行シう。
Using the projection datum O, a bit shift in the row direction (J611) is performed.

+1ビツトシフトの投影データAmはM−1ビツトの対
応ビット数を有し、+nビットシフトではM−墓の対応
ビット数を、−nビットシフトでは[1の対応ビット数
を有する。
The projection data Am with a +1 bit shift has a corresponding number of bits of M-1 bits, with a +n bit shift it has a corresponding number of M-grains, and with a -n bit shift it has a corresponding number of bits of [1].

対応ビットとはビットをシフトするために生じる有効範
囲からのはずれを考慮し九有効範囲内の有効ビットを意
味し、ビットは^単位に合計し九値を示す。
Corresponding bits mean valid bits within the nine valid ranges, taking into account deviations from the valid range caused by bit shifting, and the bits are summed in ^ units to show nine values.

次にシフト処運によって得られたデータム1〜k、A 
−1= A −−m並びに投影データA・を用いてあら
かじめ求められている基準投影値17との減算16を行
ない、されにビット差の総和平均演算−18すなわち各
ビットに対応した減算結果の絶対値を合計し、対応ビッ
ト数で割ゐ演算を行なう。
Next, datums 1 to k, A obtained by shift processing
-1=A --m and the reference projection value 17 obtained in advance using projection data A.subtraction 16 is performed, and then the total average calculation of the bit difference -18, that is, the subtraction result corresponding to each bit. The absolute values are summed and divided by the corresponding number of bits.

次に、前記演算データ18の結果の最小値を検出19す
る。
Next, the minimum value of the result of the calculation data 18 is detected 19.

そO結果は最適マツチングアドレスとしてパッド中心ア
ドレス演算31に出力2・畜れゐ。
The result is output 2 to the pad center address calculation 31 as the optimal matching address.

パッド中心アドレス演算21では前記結果を用いてパッ
ド中心アドレスの演算を行ない出力する。
In pad center address calculation 21, a pad center address is calculated and output using the result.

すなわち、最小値検出19によって得られるデータは基
準投影値17と最も近い値の投影データの位置を示して
おり1この位置データによってパターンηでどの位置に
あゐかを検出で龜るのでバット中心アドレス演算ではあ
らかじめ求められているパターンとバットの中心との関
係とパターン位置データを用いてバットの中心を求める
。。
In other words, the data obtained by the minimum value detection 19 indicates the position of the projection data with the closest value to the reference projection value 17.1 This position data makes it difficult to detect the position in the pattern η, so the center of the bat is In the address calculation, the center of the bat is determined using the relationship between the pattern and the center of the bat determined in advance and the pattern position data. .

第4図は本発明の実施例を示す。FIG. 4 shows an embodiment of the invention.

コンビ、−夕等のパスコ翼に基準投影値レジスタ230
入力24.投影値データレジスタ2Sの入力26、クロ
ック入力21、シフト回数カウンタ2sのクロック人力
29、り7ト位置レジスタ30の出力31、!ルナプレ
クサ4丁の入力48が接続されている。
Reference projection value register 230 on Pasco wing of Combi, -Yu etc.
Input 24. Input 26 of projection value data register 2S, clock input 21, clock input 29 of shift number counter 2s, output 31 of digital position register 30,! Inputs 48 of four Lunaplexers are connected.

基準投影値レジスタ23の出力32は、デタレジスタs
sの入力s4に入る。
The output 32 of the reference projection value register 23 is the data register s
Enters input s4 of s.

データレジスタ33のノ(ラレル出力3sは減算回路S
@の第一の入力37に入る。
The data register 33 (the parallel output 3s is the subtraction circuit S
Enter the first input 37 of @.

投影値データレジスタago出力38は、データシフト
レジスタ39の入力4・に接続される。
Projection value data register ago output 38 is connected to input 4 of data shift register 39.

データシフトレジスタ39の出力41社減算−路sso
第3の入力42に入る。
Data shift register 39 output 41 company subtraction - road sso
Enter the third input 42.

減算回路3・O出力43はiルチプレクナ44の第1の
人力45に、マルチプレクサ4γの出力4−はシフトレ
ジスタ500Å力61にそれぞれ接続される。
The subtraction circuit 3/O output 43 is connected to the first input 45 of the i-multiplexer 44, and the output 4- of the multiplexer 4γ is connected to the shift register 500A output 61, respectively.

シフトレジスタ50の出力52はマルチプレクサ44の
第3の入力s3に入る。
The output 52 of the shift register 50 enters the third input s3 of the multiplexer 44.

マルチプレクサ44の出力54は加算回路IIの入力S
@に接続される。
The output 54 of the multiplexer 44 is the input S of the adder circuit II.
Connected to @.

シフト回路カウンタ2$の出力4@は、コ/)くレーp
eta第一人力68.減算II5嘗の第一人力i o、
シフトレジスタ30の第一の入力61に入る・ レジスタ数Nメモリー・30第一〇出力63紘、コンパ
レータs7の第二の入力64、第二otb力151d減
算@isの第二の入力66にそれぞれ接続畜れる。
The output 4@ of the shift circuit counter 2$ is
eta first human power 68. Subtraction II 5 years' worth of first-time skills io,
Enter the first input 61 of the shift register 30, number of registers N memory 30, first output 63, second input 64 of the comparator s7, second input 66 of the second otb power 151d subtract @is, respectively. I can't connect.

コンパレータIs1の出力口4はマルチプレクサ47の
第二の入力86に入る。
Output 4 of comparator Is1 enters a second input 86 of multiplexer 47.

加算回路ISの出力61は、割算@SSの第一の人力−
−に、減算器sIの出カフ0F1割算−68の第二〇入
力11にそれぞれ入る。
The output 61 of the adder circuit IS is the first manual input of the division @SS.
-, respectively enter the 20th input 11 of the output cuff 0F1 division -68 of the subtractor sI.

割算器6$の出カフ3は割算値レジスタ730人カフ4
に接続される。
Divider 6 $ output cuff 3 is division value register 730 person cuff 4
connected to.

割算値レジスタ73の第一の出カフIは最小値レジスタ
7@の入カフ7に、第二の出カフ1はコンパレータ19
の第一の人カムにそれぞれ続される。
The first output cuff I of the division value register 73 is connected to the input cuff 7 of the minimum value register 7@, and the second output cuff 1 is connected to the comparator 19.
followed by the first person cam respectively.

fi 小値レジスタ7・の出力80はコ/バレー−79
の第二の入力IK入る。
fi Output 80 of small value register 7 is co/valley -79
The second input IK enters.

コンパレータ79の出力slは、最小値レジスタ76の
ロード入力12、シフト位置レジスタ30のロード人力
−ネに入る。
The output sl of the comparator 79 goes into the load input 12 of the minimum value register 76 and the load input 12 of the shift position register 30.

2値あるいは3値化され九映儂信号すなわちデジタルデ
ータは投影値データレジスタ3SK格納畜れる。
The binary or ternary digital signal, ie, digital data, is stored in the projection value data register 3SK.

を九基準投影値は基準投影値レジスタ2sを介してデー
タレジスタ39に格納される。
The nine reference projection values are stored in the data register 39 via the reference projection value register 2s.

投影値データレジスタ2sに暢能されたデジタルデータ
は、パス33よIP出力されるタロツタによりて順次デ
ータシフトレジスト31に格納される。を九同時にシフ
ト回数カフ/り2−にもタロツクは入り、順次シフト同
数カクyタブラス1する。
The digital data transferred to the projection value data register 2s is sequentially stored in the data shift register 31 by a tarot that is outputted from the IP path 33. At the same time, the tarok is entered in the number of shifts cuff/re 2-, and the same number of clocks are shifted sequentially.

コンパレータ57では、あらかじめレジスタ数Nメモリ
6鵞に格納されているデータと前記シフトa数カウyf
i−2IO内容とを比較し、シフト回路カウンタ38の
内容がレジスタ数Nメモリの内容より大きくなるまで1
を出力し、マルチプレクサによって1を表すクロックが
シフトレジスタ60に順次出力され格納される。
In the comparator 57, the data stored in advance in the register number N memory 6 and the shift a number counter yf
1 until the contents of the shift circuit counter 38 become larger than the contents of the register number N memory.
The multiplexer sequentially outputs clocks representing 1 to the shift register 60 and stores them therein.

即ち、シフトレジスタsOKは有勅を表す対応ビットが
格納される。
That is, the shift register sOK stores a corresponding bit indicating permission.

減算回路s6では基準計衛値を右あるいは左にシフト畜
れ九m影値データとを九えず減算し、iルナプレ9す4
4に出力する。
The subtracting circuit s6 shifts the reference measurement value to the right or left and continuously subtracts it from the shadow value data.
Output to 4.

マルチプレクサ44ではシフトレジスタsOK格納され
ている対応ピントすなわち1に対応した減算結果のみを
加算回路に出力する。
The multiplexer 44 outputs only the subtraction result corresponding to the corresponding pinpoint, that is, 1, stored in the shift register sOK to the adder circuit.

加算囲路では、有幼ビットに対応し九減算結果の4を加
算し、割算6siK出力すゐ。
In the addition circuit, 4, which is the result of subtracting 9, is added corresponding to the significant bit, and 6siK of division is output.

減算器6會ではシフト回数カラ/りの内容とレジスター
数Nメ篭り63の内容を用いてに−lト11  即ち対
応ビット数の演算を行い、その結果を割算器6Ik出力
する。崗、Nはレジスタ数Nメモリ63の内容であ炒、
nはシフト回数カラツタの内容である。
The subtracter 6 uses the contents of the number of shifts and the contents of the register number N register 63 to calculate the corresponding number of bits, and outputs the result to the divider 6Ik. N is the number of registers, N is the content of memory 63,
n is the content of the number of shifts.

割算6Sgは対応ビット数で加算結果を割る演算を行な
い、割算値レジスタ73に格納する。
Division 6Sg performs an operation of dividing the addition result by the corresponding number of bits, and stores the result in the division value register 73.

前記格納され九結果社最小値レジスタ76の内容とコン
パレータ7嘗て比較され、割算値レジスタ?3に格納畜
れている内容が小さい場合には最小値レジスタ76にそ
の内容を格納するとともにシフト位置レジスタにシ7ト
カクンタ110内容を格納する。
The contents of the stored minimum value register 76 are compared with the comparator 7 times, and the divided value register ? If the contents stored in the register 3 are small, the contents are stored in the minimum value register 76 and the contents of the shift position register 110 are stored in the shift position register.

パス22より出力されるクロツタに対して前記動作社順
次行なわれ、その結果すなわちパターンO最適位置デー
タはシフト位置レジスタに格納される。
The above-mentioned operations are sequentially performed on the crosshairs outputted from the path 22, and the result, that is, the pattern O optimum position data is stored in the shift position register.

第4図は、1′)の検出窓について説明したが前艷動作
と複数回にわたって複数方向から求めることにより正確
なパターン位置を検出することができる。
In FIG. 4, the detection window 1') was explained, but the accurate pattern position can be detected by performing the foreboard motion and obtaining the detection window from multiple directions multiple times.

第S図(a)、Cb)は本発Wi401[施例O動作を
示す。
Figures S (a) and Cb) show the operation of the Wi401 [Example O].

パッドバター790のデジタルデータを検出窓91、曾
スで切抄出し、それぞれの方向に投影する。投影値デー
タムOは検出窓910投影値を示す。
The digital data of the pad butter 790 is extracted by the detection window 91 and is projected in each direction. The projection value datum O indicates the detection window 910 projection value.

基準投影恒産と前記投影値データAOの各ビットの差の
絶対値の合計Ateを求める。さらに1ビツト左へシフ
ト起した時・の敲とム10差社lを求める。
The sum Ate of the absolute value of the difference between each bit of the reference projection output and the projection value data AO is determined. Furthermore, when the shift occurs by 1 bit to the left, find the difference between 10 and 10 bits.

同様にして基準投影値舷と投影値データ劾よりムtaを
求める。
In the same way, Muta is determined from the reference projection value and the projection value data.

絶対値の合計Ateはシフト量が多くなると対応ビビッ
数が減少するので轟然減少する。
As the shift amount increases, the corresponding number of bits decreases, so the total absolute value Ate decreases dramatically.

その為ビット単位の差を求める。Therefore, find the difference in bit units.

A−1の時、そのデータ即ち(絶対値の合ttAt 1
 )十(対応ビット数ム−1)が最小となりsh’の位
置が一致と判断される。
When A-1, the data (sum of absolute values ttAt 1
) 10 (corresponding bit number mu - 1) is the minimum, and the position of sh' is determined to be a match.

上述しえように1本発明は、あらかじめ入力されている
複数の検出廖ナイズとチップコーナからの距離から演算
し九複数の検出窓内のバター/データをあらかじめ記鍮
しておいた基準投影値と比較する際に相互の比較位置を
複数ビットずらしたものと比較減算しさらに対応ビット
数で割っ友値の最小値をパターン位置として検知すゐパ
ターン位置検出装置を提供するものであp1本発−によ
ればP−P傷に影、、響されない精度のよいパターン位
置を検出可能にする。
As mentioned above, the present invention calculates a plurality of pre-input detection windows and distances from the chip corner, and calculates a reference projection value in which butter/data within a plurality of detection windows is recorded in advance. This provides a pattern position detection device that compares and subtracts the mutual comparison position with the one shifted by a plurality of bits, and then divides by the corresponding number of bits and detects the minimum value as the pattern position. According to -, it is possible to detect a pattern position with high precision that is not affected by P-P scratches.

【図面の簡単な説明】[Brief explanation of drawings]

第112図線従来のパターン位置検出方法を示すパッド
パターン図、第3図は本発明の処理プロセスを示すフロ
ーチャート、第4@は本発明の実施例を示す回路構成図
、第S図(a)、伽)は本発明の動作を詳しく示す動作
原理図である。 2♂・・・・・・−・・・−・−・・・−・−・・・シ
フトI!数カウ/り33・−・−・・−・・・・・・・
・・・・・・・・・・・・・・データレジスタ30.3
9.50・・・・・・−・シフトルジスタ36・・・・
・・・・・・−・−・・・・・・・・・・・・・・・・
・・減算回路 −′44・・・・・・・・・・−・・−
・・・・・・・・・・・・・・・マルチプレクサ55−
−−・−・−・・・・・・・・・・・・・・−・・加算
回路6ト・・−m−・−・・・・・−・=・・・・割算
[1路41軒出願人 富士通株式会社 第1図 事2図
Fig. 112 is a pad pattern diagram showing a conventional pattern position detection method, Fig. 3 is a flowchart showing the processing process of the present invention, Fig. 4 is a circuit configuration diagram showing an embodiment of the present invention, Fig. S (a) , 佽) are operation principle diagrams showing the operation of the present invention in detail. 2♂・・・・・・−・−・−・・・−・−・・・Shift I! Number of cows/ri33・−・−・・−・・・・・・・・・・
・・・・・・・・・・・・・・・Data register 30.3
9.50・・・・・・−・Shift register 36・・・・
・・・・・・-・-・・・・・・・・・・・・・・・・
・・Subtraction circuit −′44・・・・・・・・・・−・・−
・・・・・・・・・・・・Multiplexer 55-
−−・−・−・・・・・・・・・・・・・・−・Addition circuit 6 t・−m−・−・・・・・−・=・・・・Division [1 Road 41 Applicant Fujitsu Limited Figure 1 Figure 2

Claims (1)

【特許請求の範囲】[Claims] l)撮像系を有すゐwlllIIK置において映會信奇
を3値あるい杜3値化すゐデジタル化−路と前記デジタ
ル化回路の出力信号を特定の検出廖によって@艶出す切
如出し回路と、前記切砂出し回路によりて切伽出され良
信号を投影回路′と、前記投影結果とあらかじめ求めら
れてい為投影データとの差を求め為比較回路と、前記比
較回路0III釆が最小となる位置をパターン位置とし
て検出す石検出回路から虞り、少なくとも二つの検出−
を用いて複数オーからOパターン位置を求めることを特
徴としたパターン検出装置。
l) Digitization circuit that converts the video signal into 3-value or 3-value data in a IIK device having an imaging system and brightens the output signal of the digitization circuit by a specific detection process. Then, a circuit for projecting the good signal output by the sand removal circuit, a comparison circuit for calculating the difference between the projection result and the projection data obtained in advance, and a comparison circuit for determining the minimum value of the comparison circuit 0III. At least two detection circuits detect the position as the pattern position.
A pattern detection device characterized in that the position of an O pattern is determined from a plurality of O patterns using .
JP15502681A 1981-09-30 1981-09-30 Pattern position detecting device Granted JPS5855806A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15502681A JPS5855806A (en) 1981-09-30 1981-09-30 Pattern position detecting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15502681A JPS5855806A (en) 1981-09-30 1981-09-30 Pattern position detecting device

Publications (2)

Publication Number Publication Date
JPS5855806A true JPS5855806A (en) 1983-04-02
JPH0160763B2 JPH0160763B2 (en) 1989-12-25

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ID=15597039

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JP15502681A Granted JPS5855806A (en) 1981-09-30 1981-09-30 Pattern position detecting device

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JP (1) JPS5855806A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Also Published As

Publication number Publication date
JPH0160763B2 (en) 1989-12-25

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