JPS5854668A - Electrically erasable read-only memory and manufacture thereof - Google Patents
Electrically erasable read-only memory and manufacture thereofInfo
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- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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Abstract
Description
【発明の詳細な説明】
本発明は電気的消去型読出し専用メモリおよびその製造
方法に＠する。DETAILED DESCRIPTION OF THE INVENTION The present invention is directed to an electrically erasable read-only memory and a method of manufacturing the same.
電気的消去型続出し専用メモリ（ＥＡＲＯＭ 。Electrically erasable continuous read only memory (EAROM).
ｅｌ＠ｅｔｒｉｃａｌ ａｌｔｅｒａｂｌ＠ＲＯＭ）と
しては、８１、Ｎ４１１１とｓｉｏ、膜の境界にトンネ
ル効果を利用して電荷をたくわえるＭＮＯＳ （ｍ＠ｔ
ａｌ ！ｌ量ｔｒｉｄ＊ｏｘｌｄｅ ａｅｍｉａｏｎｄ
ｕｃｔｏｒ ）および今後の主流になるであろうＦＬＯ
ＴＯＸ （ｆｌｏａｔｉｎｇ ｇａｔ＠ｔｔＩｖｎ＠１
ｏｘ１ｄ・）の２種類が知られている。ＦＬＯＴＯＸは
、例えば１９８０年２月２８日号のＥｌ＠ｃｔｒ＠ｎ１
ｃｍ誌ｆ＄１１３頁ないし第１１７頁に紹介暑れている
ように１半導体基板とフローティングゲートの間のトン
ネリング酸化層を通して、トンネル効果を利用して、フ
ローテイングゲートに電荷をたくわえるものである。el@etrical alterable@ROM) include 81, N4111 and sio, and MNOS (m@t
al! l quantity trid*oxlde aemiaond
uctor ) and FLO, which will become mainstream in the future.
TOX (floating gat@ttIvn@1
ox1d・) are known. For example, FLOTOX is published in the February 28, 1980 issue of El@ctr@n1.
Introduced in CM Magazine, F$, pages 113 to 117, this method uses the tunneling effect to store charges in the floating gate through a tunneling oxide layer between the semiconductor substrate and the floating gate.
Ｅ記ＭＮＯ８は５１３Ｎ４膜の下のＳｉｎ、膜の厚さが
５０オングストロームと極めて薄く、また上記ｊ’ＬＯ
ＴＯＸにおいてもフローティングｆ−）の下のトンネリ
ング酸化層は１００オングストロームと極めて薄いので
、容易に絶縁破壊が生じるという問題があるＵまた、Ｆ
ＬＯＴＯＸ Ｋより１メモリ・セルを構成するためＫは
、後述するようにトランスファーゲート用のトランジス
タとＦＬＯＴＯＸ ）ランノスタの２個が必要であシ、
集積度向上の上で問題である。E MNO8 is made of Sin under the 513N4 film, and the film thickness is extremely thin at 50 angstroms, and the above j'LO
In TOX, the tunneling oxide layer under the floating f-) is extremely thin at 100 angstroms, so there is a problem that dielectric breakdown easily occurs.
In order to configure one memory cell from LOTOX K, K requires two transistors, a transfer gate transistor and a FLOTOX (FLOTOX) lannostar, as described later.
This is a problem in improving the degree of integration.
本発明の目的は、フローティングｒ−）とコントロール
ｒ−）からなるスタックドｒ−）の２層構造を有するＥ
ＡＲＯＭにおい゛て、その７０−チイングｙ−ト形成の
ためのエツチング時に７０−テインググートを覆う８１
０□がオーバハングするようにし、そのオーバハング部
の下でフローテイングゲートの端部に、トンネル現象を
生せしめ得る低耐圧のトンネリング絶縁層を介して消去
用ｆ−）を設けるという構想に基づき、絶縁破壊に強く
、かつ単一のトランジスタで１メモリセルの構成を可能
にして集積度が向上した新規なＫＡＲＯＭおよびその製
造方法を提供することＫｌる。The object of the present invention is to provide an E
In an AROM, 81 is used to cover the 70-inch groove during etching to form the 70-inch groove.
Based on the concept of overhanging 0□ and providing an eraser f-) at the end of the floating gate under the overhang via a tunneling insulating layer with a low withstand voltage that can cause tunneling, an insulating To provide a new KAROM which is resistant to destruction and has an improved degree of integration by making it possible to configure one memory cell with a single transistor, and a method for manufacturing the same.
以下、本発明の実施例を従来のＦＬＯＴＯＸと対比して
図面に基づいて説明する。Hereinafter, embodiments of the present invention will be explained based on the drawings in comparison with conventional FLOTOX.
第１図は従来のＦＬＯＴＯＸを用いた１メモリセルを示
す等価回路図である。第１図に示されように、ＦＬＯＴ
ＯＸ Ｋよる１メモリセルは、トランスファーゲート用
トランジスタＴＩとＦＬＯＴＯＸ ）ランジスタテ曹を
直列接続して構成されておシ、トランジスタＴＩのｒ−
）は行選択線ＲＫ接続されており、トランジスタＴ１の
ドレインは列選択線ＣＫ接続されておシ、ＦＬＯＴＯＸ
） ５ ｙ シｘ ｆｉＴ、のコントロールダート１
は消去用のゾログラＡ１１ＰＬＫ接続されてお夛、トラ
ンジスタＴ、のソースは接地されている。第１図ａを用
いて、このメモリセルにたくわえられているデータを消
去する場合を簡単に説明すると、行選択線８およびプロ
グラム線ＰＬＫ例えば２０Ｖの電圧ｖ１を印加し、列選
択ＩＩＣをＯＶＫすると、ＦＬＯＴＯＸ ） ｊンジス
タのドレイン端にある電子は、トンネル現象を起し得る
約１００オングストロームの薄い酸化膜２を、トンネル
効果によシ通過してフローティングゲート３に到達し、
そこに蓄積場れる。この結果、トランジスタＴＩのしき
い値電圧は高くなり、欣出し時に５ｖの電圧を行選択線
Ｒ１列選択ＩＭ１．Ｃおよび！ロダラム線ＰＬに印加し
ても、トランジスタＴ２は力、トオフとなっており、従
ってトランジスタＴｌ−Ｔ！を電流が流れない。こうし
て、メモリセルのデータが消去される。消去が行われた
メモリセルのデータを１０”として、次に第１図すを用
いて、メモリセルにデータ＠１”の書込みを行う場合を
簡単に説明すると、フローティングゲート３に蓄積され
ている電荷をドレインに流出させてトランジスタＴ意の
しきい値電圧を低くする。このためには、プログラム線
ＰＬをＯｖとし、行選択線Ｒに約２０Ｖの電圧ｖ１１列
選択線Ｃに約１８Ｖの電圧ｖ１を印加すればよい。FIG. 1 is an equivalent circuit diagram showing one memory cell using conventional FLOTOX. As shown in Figure 1, FLOT
One memory cell based on OXK is constructed by connecting a transfer gate transistor TI and a FLOTOX transistor state resistor in series, and the transistor TI's r-
) is connected to the row selection line RK, and the drain of the transistor T1 is connected to the column selection line CK.
) 5 y six fiT, control dart 1
is connected to the eraser A11PLK, and the source of the transistor T is grounded. To briefly explain the case of erasing the data stored in this memory cell with reference to FIG. , FLOTOX) The electrons at the drain end of the resistor pass through the thin oxide film 2 of about 100 angstroms, which can cause tunneling, and reach the floating gate 3.
There is a storage area. As a result, the threshold voltage of the transistor TI becomes high, and a voltage of 5V is applied to the row selection line R1 column selection IM1. C and! Even when applied to the Rodarum line PL, the transistor T2 is turned off, so that the transistor Tl-T! No current flows. In this way, the data in the memory cell is erased. Assuming that the erased data in the memory cell is 10", then using the diagram in FIG. The charge flows out to the drain to lower the threshold voltage of the transistor T. For this purpose, it is sufficient to set the program line PL to Ov, apply a voltage v1 of about 20V to the row selection line R, and apply a voltage v1 of about 18V to the column selection line C.
タリ選択線Ｃに１８Ｖを印加した場合はフローティング
ゲート３の電子がドレインｆｌ［Ｋ流出して、トランジ
スタＴ、のしきい値電圧は低（なシ、この状態で前述と
同様に読出しを行うと、トランジスタＴｍ５Ｔ愈共に導
通するので１１＃が読出される。When 18V is applied to the tally selection line C, the electrons in the floating gate 3 flow out to the drain fl[K, and the threshold voltage of the transistor T becomes low (in this state, if reading is performed in the same way as described above) , Tm5T are both conductive, so 11# is read out.
このように１第１図に示し九従来のＦＬＯＴＯＸ Ｋよ
るメモリセルにおいては、トンネル現象を利用してデー
タを電気的に消去できるが、消去に際して１つの行当た
シに行選択線Ｒと！ログラム線ＰＬの２本の線を選択し
なければならず、１メモリセルを２個のトランジスタで
構成しなければなら表いので、メモリの集積度向上の見
地からは必ずしも好ましいものとはいえない。また、第
１図１に示し九トンネリング酸化層２は１００オングス
トロームと極めて薄＜、２０Ｖの高圧で容易に絶縁破壊
を起す可能性があるという問題もある。。In this way, in the conventional FLOTOX K memory cell shown in FIG. 1, data can be electrically erased using the tunneling phenomenon, but when erasing data, a row selection line R is connected to each row! Since two lines of the program line PL must be selected, and one memory cell must be composed of two transistors, this is not necessarily preferable from the standpoint of improving memory integration. . Another problem is that the tunneling oxide layer 2 shown in FIG. 1 is extremely thin at 100 angstroms and may easily cause dielectric breakdown at a high voltage of 20V. .
本発明は上記従来技術における問題にかんがみてなされ
たものであり、次に第２図以下に基づいて本発明の詳細
な説明する。The present invention has been made in view of the problems in the prior art described above, and will now be described in detail with reference to FIG. 2 and subsequent figures.
第２図は本発明の一実施例によるＥＡＲＯＭの１個のメ
モリセルの構造を示す断面図である。第２図において、
Ｐ型半導体基板２００表面２１の下に１ｎ型ソース領域
２２およびｎ型ドレイン領域２３が互いに離れて形成て
れている３、ソース領域２２とドレイン領域２３の間の
表面２１の上に、第１の絶縁層２４を介してフローティ
ングｒ−） ２５が形成場れている。第１の絶縁層２４
は厚さが５００ないし７００オングストロームの５ｉｎ
２［％で形成されている１、フローティングｆ−）２５
は４リシリコン鳩で形成されている。フローティングｒ
−）２５の上に第２の絶縁層２６を介してコントロール
ｅ−）２７が形成されている。第２の絶縁層２６は厚さ
が約１μｍの５ｔＯ２膜で形成てれており、コントロー
ルゲート２７Ｆ１＄＋）シリコン層で形成されている。FIG. 2 is a sectional view showing the structure of one memory cell of an EAROM according to an embodiment of the present invention. In Figure 2,
A first n-type source region 22 and an n-type drain region 23 are formed spaced apart from each other under the surface 21 of a P-type semiconductor substrate 200. A floating r-) 25 is formed through the insulating layer 24. First insulating layer 24
is 5 inches thick with a thickness of 500 to 700 angstroms.
2 [% formed by 1, floating f-) 25
is made of 4 silicon pigeons. floating r
A control e-) 27 is formed on the control e-) 25 with a second insulating layer 26 interposed therebetween. The second insulating layer 26 is formed of a 5tO2 film with a thickness of about 1 μm, and the control gate 27F1$+) is formed of a silicon layer.
７０−チイングｆ−）２５およびコントロールダート２
７をもつスタックドｒ−）の２層構造を有するＲＯＭの
セルとして社、紫外Ｓまたはｘ＠で消去するＥＰＲＯＭ
（＠ ｒａｓａｂｌ＠ＰＲＯＭ ）等が知られてい１本
発明においては、゛上記ＥＰＲＯＭ４Ｃ類似した構造の
中の７０−チイング？−）２５の両１１１１に、 ）
ンネル現象を生ぜしめ得る低耐圧のトンネリング絶縁層
２８および２９を後述する方法で御成し、とのトンネリ
ング絶縁層２８および２９を介して、フローティングｒ
−）２５０両１１に消去用ｒ−）３０．３１を設けた。70-chewing f-) 25 and control dirt 2
As a ROM cell with a stacked r-) two-layer structure with 7, EPROM erased with ultraviolet S or
(@rasabl@PROM) etc. are known.1 In the present invention, ``70-chiing'' in a structure similar to the above EPROM4C? -) 25 both 1111, )
The tunneling insulating layers 28 and 29 with a low breakdown voltage that can cause a tunneling phenomenon are formed by the method described later, and the floating r
-) 250 cars 11 were provided with r-) 30.31 for erasing.
トンネリング絶縁層２８および２９は厚畜約１００オン
グストロームの薄い８１０２膜であり、消去用グー）３
０．３１はコントロールゲート２７を形成する際に用い
られたＩリシリコン層を利用して形成されている。なお
、図において３１は分離領域、３２はＰＳＧからなるガ
ラス層、３３は電極用アル建ニウム配線層、３４はチャ
ネル領域、３５はチャネル領域のピンチオフ点で６２）
。The tunneling insulating layers 28 and 29 are thin 8102 films with a thickness of approximately 100 angstroms and are filled with eraser goo (3).
0.31 is formed using the I silicon layer used when forming the control gate 27. In the figure, 31 is a separation region, 32 is a glass layer made of PSG, 33 is an aluminum wiring layer for electrodes, 34 is a channel region, and 35 is a pinch-off point of the channel region (62).
.
第３図は第２図に示したメモリセルを集積化したＥＡＲ
ＯＭＯ［略的な平面図である。第３図においては、１列
内に集積化された２つのメモリセルＣＬ＊ 、ＣＬｍ
と、メモリセルＣＬａの一部が示されており、図面の簡
単化の九めに１これらのセルの７０−ティングダート２
５、コントロールダート２７、トンネリング絶縁層２８
．２９、および消去用グー）３０．３１の平面構造のみ
が示されている。従って、ガラス層３２、アルンニウム
配線層３３等は省略されてい谷。第３図かられがるよう
に、消去用ｒ−ト３０と３１は一層の一すシリコン層３
６によって電気的に接続されている。。Figure 3 shows an EAR that integrates the memory cells shown in Figure 2.
OMO [Schematic plan view. In FIG. 3, two memory cells CL*, CLm integrated in one column are shown.
, a part of the memory cell CLa is shown, and to simplify the drawing 1.70-ting dart of these cells 2.
5, control dirt 27, tunneling insulating layer 28
．． 29, and erase goo) 30. Only the planar structure of 31 is shown. Therefore, the glass layer 32, the aluminum wiring layer 33, etc. are omitted. As can be seen from FIG.
6 is electrically connected. .
第２図および第３図に示し九ＥＡＲＯＭの１メモリセル
の等価回路を第４図に示す。第４図に基づいて、書込み
、読出し、および消去の動作を説明する
メモリ・セル・プレイに情報を書込む前に、すべてのセ
ルのデータを消去しなければならないが、この消去を行
う場合、コントロールダート２７に接続された行選択線
Ｒおよびドレイン領域２３に接続された列選択線Ｃを共
に接地し、消去用ゲート３０．３１に接続された！ログ
ラム線ＰＬに１５Ｖないし２０Ｖ程度の電圧を印加する
９、このイ圧印加によシ、フローティングｆ−）２５に
蓄積されていた電子は、トンネリング絶縁層２９をトン
ネル効果により貫通して消去用電極３１に流出し、７０
−チイングｆ−）２５に電子が存在しなぐなる。この状
態を、メモリセルがデータ＠０”を蓄積していると定義
する。この消去動作はメモリ・セル・アレイ全体に対し
て同時に行うこともできるし、行単位に行うことも可能
である。FIG. 4 shows an equivalent circuit of one memory cell of the nine EAROMs shown in FIGS. 2 and 3. Explaining the write, read, and erase operations based on FIG. 4. Before writing information to the memory cell play, the data in all cells must be erased; The row selection line R connected to the control dart 27 and the column selection line C connected to the drain region 23 are both grounded and connected to the erase gates 30 and 31! A voltage of about 15 V to 20 V is applied to the program line PL 9. By applying this voltage, the electrons accumulated in the floating f-) 25 pass through the tunneling insulating layer 29 due to the tunnel effect and pass through the erasing electrode. leaked on 31, 70
-Ching f-) There are no electrons at 25. This state is defined as the memory cell storing data @0''. This erase operation can be performed on the entire memory cell array simultaneously or row by row.
メモリセル〈データ＠ｌ＃を書込む場合は、従来のｌＰ
ＲＯＭの場合と同様でありそのセルＩＫｔＩ！！続され
てｂる行選択線Ｒと列選択線ＣＫそれぞれ、１５Ｖな匹
し２０Ｖの電圧を印加し、消去用ｆ−）３０．３１を接
地すればよｈｏ ドレイン領域２３にこのような高電圧
を印加すると、ドレイン領域２３とチャネル領域３４の
ピンチオフ点３５（第２図参照）との間が強電界となっ
て、この間で発生する電子がコントロールｒ−）２７に
印加され九電圧による電界の影響を受けて７０−チイン
グｒ−）に注入され、かくしてデータ＠１１が書込まれ
る。Memory cell <When writing data @l#, use conventional lP
It is similar to the case of ROM, and its cell IKtI! ! Apply a voltage of 15V to 20V to the connected row selection line R and column selection line CK, respectively, and ground the erasing circuit (f-) 30.31. When , a strong electric field is created between the drain region 23 and the pinch-off point 35 (see Figure 2) of the channel region 34, and the electrons generated between this are applied to the control r-) 27 and the electric field due to the nine voltages is applied. 70-chiingr-), thus writing data @11.
メモリセルからデータを読出す場合は、行選択線Ｒおよ
び列選択線Ｃに共に５ｖの電圧を印加し、消去用グー）
３０．３１を輸地すればよい。メモリセルＫｒ−タ″″
１”が蓄積されている場合は、７０、−ティングｒ−）
２５に電子が存在するためセルのしきい値電圧は高くな
っており、従って読出し動作中はこのセルはカットオフ
になっている。When reading data from a memory cell, apply a voltage of 5V to both the row selection line R and column selection line C to erase the data (for erasing).
All you have to do is import 30.31. Memory cell Kr-data
1” is accumulated, then 70, -tingr-)
Due to the presence of electrons at 25, the threshold voltage of the cell is high, so during read operations this cell is cut off.
逆に１ メモリセルにデータ１ｏ＃が蓄積されている場
合は、しきい値電圧が低く、読出し動作により導通状態
になる。Conversely, when data 1o# is stored in the 1 memory cell, the threshold voltage is low and the read operation turns on.
次に、本発明の実施例によるＥＡＲＯＭの製造方法を第
５図１ないしｄに基づいて説明する。Next, a method of manufacturing an EAROM according to an embodiment of the present invention will be described with reference to FIGS. 1 to 5d.
第５図ａに示されるように、まず、１つのトランジスタ
の領域の周囲に、隣接する素子との電気的絶縁を確保す
るための分離領域３１が形成されているＰ形半導体基板
２ｏの表面２１の上に厚さ５００ないし７００オングス
トロームの第１の絶縁層２４を形成する。次に第１の絶
縁層２４の上に第１のポリシリコン層２５′を形成し、
その上に第２の絶縁層２６′を厚さ約１μｍに形成する
。As shown in FIG. 5a, first, a surface 21 of a P-type semiconductor substrate 2o has an isolation region 31 formed around a region of one transistor to ensure electrical insulation from adjacent elements. A first insulating layer 24 having a thickness of 500 to 700 angstroms is formed thereon. Next, a first polysilicon layer 25' is formed on the first insulating layer 24,
A second insulating layer 26' is formed thereon to a thickness of about 1 μm.
第５図すに示されるように、第２の絶縁層２６′および
その下の第１のポリシリコン層２５′を等方性のウェッ
トエツチング等によＦ）ノ＋ターニングしで、絶縁層２
６およびフローティングｆ −） ２５を形成する、こ
のとき、絶縁層２６′とポリシリコン層２５′との工、
チングレートの違いから、絶縁層２６の表面積が７０−
チイングｒ−）２５０表面積よシ大きくなる。この後、
全面に約１ｏｏオングストローム根度の薄い酸化膜を形
成してフローティングｆ−）２５０両側露出部に、トン
ネル現象を生ぜしめ得る低耐圧のトンネリング絶縁層２
８．２９を形成する。As shown in FIG. 5, the second insulating layer 26' and the first polysilicon layer 25' thereunder are subjected to F)+turning by isotropic wet etching or the like.
6 and floating f-) 25, at this time, the process of forming the insulating layer 26' and the polysilicon layer 25',
Due to the difference in heating rate, the surface area of the insulating layer 26 is 70-
The surface area is larger than that of 250. After this,
A thin oxide film with a thickness of about 10 angstroms is formed on the entire surface of the floating f-) 250, and a low breakdown voltage tunneling insulating layer 2 that can cause a tunnel phenomenon is formed on the exposed parts on both sides of the floating f-) 250.
Form 8.29.
次に、第５図Ｃに示されるように、第２のポリシリコン
層２７′を全面に形成する１、このとき、フローティ：
／り９’ −ト２５に対してオーパハンクシている第２
の絶縁層２６の下部にも第２のポリシリコン層２７′が
形成される。Next, as shown in FIG. 5C, a second polysilicon layer 27' is formed on the entire surface.
/9' - The second overhunk with respect to
A second polysilicon layer 27' is also formed under the insulating layer 26.
次いで、第５図ｄに示されるように、直進性のよい異方
性ドライエ、チング等によりて、第２のＩリシリコン層
２７′をノ９ターニングして、コントロールｒ−）２７
を残す７．このとき、第２の絶縁層２６０オ一バハング
部の下部の４リシリプン層が残り、これが消去用ｆ−）
３０および３１となる。Next, as shown in FIG. 5d, the second I-resilicon layer 27' is turned by anisotropic dry etching, etching, etc. with good straightness, and then the control layer 27' is turned.
Leave 7. At this time, the 4 silicone layers at the bottom of the overhang part of the second insulating layer 260 remain, and this is used for erasing f-).
30 and 31.
最後に全面を酸化膜で覆い、ガラス層３２をその上に形
成し、コンタクト窓をあけてアル電ニウム配線を施せば
第２図に示した構造のＥＡＲＯＭが得られる。Finally, the entire surface is covered with an oxide film, a glass layer 32 is formed thereon, a contact window is opened, and aluminum wiring is provided, thereby obtaining an EAROM having the structure shown in FIG.
本発明によるＥＡＲＯＭのメモリセルは単一のトランジ
スタで構成されるため、従来のＦＬＯＴＯＸと比較して
集ｔ＊ｉは向上する。また、トンネル現象゛ 酸化層は
消去用ｆ−１と７０−ティングダートの間にあるのでＦ
ＬＯＴＯＸの場合と比べて強電界の影響が少なく、従っ
て絶縁破壊に強い。さらに、本発明によるＥＡＲＯＭは
、従来の紫外線消去型ＥＦＲＯＭの製造工程を利用して
比較的簡単に製造できる。Since the memory cell of the EAROM according to the present invention is composed of a single transistor, the aggregate t*i is improved compared to the conventional FLOTOX. In addition, due to tunneling phenomenon, since the oxide layer is between the erasing f-1 and 70-ting darts, F
Compared to LOTOX, it is less affected by strong electric fields and is therefore resistant to dielectric breakdown. Further, the EAROM according to the present invention can be manufactured relatively easily using the conventional manufacturing process of ultraviolet erase type EFROM.
′Ｌお、本発明は前述の実施例に限定されるものではな
く、様々の変形が考えられる。例えば絶縁層として５ｉ
ｎ２膜を用いたが、他の材料を用いてもよい、２また、
ｎ型半導体基板を用いたが、ｐ型半導体基板でもよい。'L, the present invention is not limited to the above-described embodiments, and various modifications are possible. For example, 5i as an insulating layer
Although the n2 film was used, other materials may also be used.
Although an n-type semiconductor substrate is used, a p-type semiconductor substrate may also be used.
第１図は従来のＦＬＯＴＯＸを用いた１メモリセルを等
幽回路図、第２図は本発明の一実施例によるＥＡＲＯＩ
ＩＩＩの１′個のメモリセルの構造を示す断面図、第３
図社第２図に示したメモリセルを集積化したＥＡＲＯＭ
の概略釣力平面図、第４図は第２図に示し九ＥＡＲＯＭ
の１メモリセルの等価回路図、第５図ａ〜ｄは本発明の
一実施例によるＥＡＲＯＭの製造工程を示す断面図であ
る。
２０・・・ｐ型半導体基板、２１・・・ｐ型半導体基板
の表面、２２．２３・・・ソース領域およびドレイン領
域、２４・・・第１の絶縁層、２５・・・７０−チイン
グｆ−ト、２６・・・第２の絶縁層、２７・・・コント
ロールｆ−）、２８．２９・・・トンネリング絶縁層、
３０．３１・・・消去用ダート、３２・・・ガラス層、
３３・・・アルミニウム配線層、３４・・・チャネル領
域、３５・・・ピンチオフ点。
特許出願人
富士通株式会社
檜許出願代理人
弁理士 青 木 朗
弁理士 西 舘 和 之
弁理士 内 １）幸 男
弁理士 山 口 昭 之
第１図
ｂ
第２図Figure 1 is an isometric circuit diagram of one memory cell using conventional FLOTOX, and Figure 2 is an EARO circuit diagram according to an embodiment of the present invention.
A cross-sectional view showing the structure of 1' memory cells of III.
EAROM that integrates the memory cells shown in Figure 2 of Zusha
A schematic plan view of the fishing force, Figure 4 is shown in Figure 2.
FIGS. 5a to 5d are cross-sectional views showing the manufacturing process of an EAROM according to an embodiment of the present invention. 20...p-type semiconductor substrate, 21...surface of p-type semiconductor substrate, 22.23...source region and drain region, 24...first insulating layer, 25...70-chiping f -t, 26... second insulating layer, 27... control f-), 28.29... tunneling insulating layer,
30.31... Erasing dart, 32... Glass layer,
33... Aluminum wiring layer, 34... Channel region, 35... Pinch-off point. Patent applicant Fujitsu Ltd. Hinoki patent attorney Patent attorney Akira Aoki Patent attorney Kazuyuki Nishidate 1) Yukio Patent attorney Akira Yamaguchi Figure 1 b Figure 2
Claims (1)
れておシ、蚊−導電型と反対導電型のソース領域および
ドレイン領域、 該ソース領域と該ドレイン領域との間の該半導体基板の
表面上に、第１の絶縁層を介して形成され九フ關−ティ
ングｒ−）、および 皺７四−ティンググート上に第２の絶縁層を介して形成
さ、れたコントロールｆ−）を具備する消去可能型読出
し専用メモリにおいて、 骸半導体基板上に該第１の絶縁層を介して、かつ、該７
０−テイングｆ−トの両側にトンネル衰象を生ぜしめ得
るトンネリング絶縁層を介して形成された消去用ｆ−）
を設け、該消去用ゲートに電圧を印加することによ）、
皺フローティンダｒ−トに蓄積されている電荷を該トン
ネリング絶縁層を介して該消去用ｆ−）に流出せしめる
よう圧した電気的消去型読出し専用メモリ。 ２、−導電型半導体基板上に第１の絶縁層を形成する段
階、 該第１の絶縁層上に第１の４リシリコン層を形成する段
階、 該第１のポリシリコン層上に第２の絶縁層を形成する段
階、 該第２の絶縁層および該第１（Ｄ４リシリコン層を等方
性工、テング液によシエッチングして、該第１のポリシ
リコン層から７０−一ティングｆ−）金形成し、エツチ
ングてれた第２の絶縁層の表面積を該フローティング？
−）の表面積より大となす段階、 該フローティングｒ−）の両ａｍ出部にトンネル現象を
生ぜしめ得るトンネリング絶縁層を形成する段階、およ
び 該エツチングされ九第２の絶縁層の上にコントロールｙ
−トを形成すると共に、該エツチングされたＩＩ２の絶
縁層の下で、かつ、皺フローティンググートの両側Ｋｍ
）ンネリング絶縁層を介して消去用ｆ−）を形成する段
階を具備したことを特徴とする電気的消去型読出し専用
メモリの製造方法。[Claims] 1. - A source region and a drain region formed apart from each other under the surface of a conductivity type semiconductor substrate, and having a conductivity type opposite to that of the mosquito conductivity type; A first insulating layer is formed between the surfaces of the semiconductor substrate, and a second insulating layer is formed on the wrinkles 74 and 74, respectively. In the erasable read-only memory comprising a control f-), the control f-) is provided on the skeleton semiconductor substrate via the first insulating layer, and
An erasing f-) formed through a tunneling insulating layer that can cause tunnel decay on both sides of the zero-ting f-t.
by applying a voltage to the erasing gate),
An electrically erasable read-only memory in which a pressure is applied to cause the charge stored in the wrinkled floating tip to flow out through the tunneling insulating layer to the erasing f-). 2. - forming a first insulating layer on the conductive semiconductor substrate; forming a first polysilicon layer on the first insulating layer; forming a second polysilicon layer on the first polysilicon layer; forming an insulating layer, etching the second insulating layer and the first polysilicon layer using an isotropic etching solution to form a 70-1 tungsten layer from the first polysilicon layer; ) The floating surface area of the second insulating layer is formed and etched with gold?
forming a tunneling insulating layer capable of causing a tunneling phenomenon on both the surface areas of the floating r-), and forming a control layer on the etched second insulating layer.
Km below the etched insulating layer of II2 and on both sides of the wrinkled floating groove.
1. A method for manufacturing an electrically erasable read-only memory, comprising the step of: ) forming an erasing layer f-) through a tunneling insulating layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152912A JPS5854668A (en) | 1981-09-29 | 1981-09-29 | Electrically erasable read-only memory and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152912A JPS5854668A (en) | 1981-09-29 | 1981-09-29 | Electrically erasable read-only memory and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854668A true JPS5854668A (en) | 1983-03-31 |
| JPS6341240B2 JPS6341240B2 (en) | 1988-08-16 |
Family
ID=15550853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152912A Granted JPS5854668A (en) | 1981-09-29 | 1981-09-29 | Electrically erasable read-only memory and manufacture thereof |
Country Status (1)
| Country | Link |
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