JPS5852755A - Scan-in system - Google Patents

Scan-in system

Info

Publication number
JPS5852755A
JPS5852755A JP56151045A JP15104581A JPS5852755A JP S5852755 A JPS5852755 A JP S5852755A JP 56151045 A JP56151045 A JP 56151045A JP 15104581 A JP15104581 A JP 15104581A JP S5852755 A JPS5852755 A JP S5852755A
Authority
JP
Japan
Prior art keywords
scan
latch
data processing
distributor
screen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP56151045A
Other languages
Japanese (ja)
Other versions
JPS6143740B2 (en
Inventor
Hiroshi Yonemasu
米増 弘
Hidekiyo Ozawa
小沢 秀清
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP56151045A priority Critical patent/JPS5852755A/en
Publication of JPS5852755A publication Critical patent/JPS5852755A/en
Publication of JPS6143740B2 publication Critical patent/JPS6143740B2/ja
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558Addressing or selecting of subparts of the device under test

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Digital Computer Display Output (AREA)

Abstract

PURPOSE:To facilitate scan-in operation by varying the status value of a latch through the scan-in operation so as to concide the varied status value of the latch with the status value of the latch of a data processor. CONSTITUTION:The high-order digit side of a scan address register 9 specify a latch in an LSI. When a scan-in setting signal of 1 is inputted to the distributor 16 of an LSI13-1, the signal of the output line of the distributor 16 specified by the low-order digit side of the register 9 has logic 1. Set terminals of latches 10-0, 10-1, and 10-2 are connected to corresponding output lines of the distributor 16, and are set when the corresponding output lines of the distributor 16 have logic 1.

Description

【発明の詳細な説明】 本発明は、スキャンアウトされたラッチなどの信号名お
よびその状態値がディスプレイ上に表示されるようにな
りたデータ処理システムにおいて、ディスプレイ上に表
示されているラッチなどの状態値を鍵盤などを用いて書
替えると、対応するラッチの状態値管も変更されるよう
にしたスキャンイン方式に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention provides a data processing system in which the names of signals such as scanned out latches and their status values are displayed on a display. This relates to a scan-in method in which when a state value is rewritten using a keyboard or the like, the state value tube of the corresponding latch is also changed.

本体系計算機とサービス・プロセッサとを備え、サービ
ス・プロセッサが本体系計算機のラッチやレジスタの状
態をスキャンアウトできると共に、ラッチやレジスタに
任意の値をスキャンインできるようKなった計算機シス
テムは公知である。本体系計算機から取出されたスキャ
ンアウト・データはサービス働プロセッサによって編集
され、そのラッチやレジスタの信号名とその状態値が対
をなしてサービス・プロセッサのディスプレイ上に表示
される0 本体系計算機の制御回路を構成するラッチを強制的にセ
ットしたり、エラー・ラッチをセットして疑似障害音発
生させることが出来れば、ホスト計算機の制御回路の試
験や診断に有効であるが、従来はこれを行うため、ホス
ト計算機のラッチのセット端子又はリセット端子をクリ
ップしてぃ丸しかし、この方法では先ずセット又はリセ
ットしたい実装位置を調べ、物理的にクリップしなけれ
ばならず不便である。また、回路のLSI化が進むとク
リップできないラッチもでてくる。
A computer system is known that is equipped with a main body computer and a service processor, and in which the service processor can scan out the state of the latches and registers of the main body computer, as well as scan in arbitrary values to the latches and registers. be. The scanout data retrieved from the main system computer is edited by the service processor, and the signal name of the latch or register and its state value are displayed in pairs on the display of the main system computer. If it were possible to forcibly set the latches that make up the control circuit or set the error latch to generate a pseudo-failure sound, it would be effective for testing and diagnosing the control circuit of the host computer, but conventionally this was not possible. To do this, it is necessary to clip the set or reset terminal of the host computer's latch.However, with this method, it is inconvenient to first check the mounting position where you want to set or reset, and then physically clip it. Furthermore, as circuits become more integrated into LSIs, some latches that cannot be clipped also appear.

本発明は、上記の考察に基づくものであって。The present invention is based on the above consideration.

第1のデータ処理装置、並びに第1のデータ処理装置に
対してスキャンインおよびスキャンアウトできる第2の
デー、夕処理装置を有するデータ処理システムにおいて
、第2のデータ処理装置におけるスキャンイン動作を簡
単に行い得るようにしたスキャンイン方式を提供するこ
とを目的としている。そしてそのため、本発明のスキャ
ンイン方式は、第1のデータ処理装置と、#第1のデー
タ処理装置のラッチに対してスキャンアウトおよびスキ
ャンインする機能を有する第2のデータ処理装置とを具
備するデータ処理システムにおいて、上記第2のデータ
処理装置は、上記第1のデータ処理装置の状or自己の
ディスプレイ装置の画面上に編集表示すると共に、上記
画面上のラッチの状態値がオペレータによって変更され
たとき1画面上におけるラッチの変更された状態値と上
記第1のデータ処理装置のラッチの状態値とが一致する
ようにスキャンインによって上記第1のデータ処理装置
のラッチの状態値を変更するように構成されていること
t″特徴するものである。以下、本発明を図面を参照し
つつ説明する。
In a data processing system having a first data processing device and a second data processing device that can scan in and out of the first data processing device, the scan-in operation in the second data processing device can be easily performed. The purpose of this paper is to provide a scan-in method that can be used in many cases. Therefore, the scan-in method of the present invention includes a first data processing device and a second data processing device having a function of scanning out and scanning in the latch of the first data processing device. In the data processing system, the second data processing device edits and displays the status of the first data processing device or on the screen of its own display device, and the state value of the latch on the screen is changed by an operator. changing the state value of the latch of the first data processing device by scan-in so that the changed state value of the latch on one screen matches the state value of the latch of the first data processing device. The present invention will be described below with reference to the drawings.

第1図は本発明が適用されるデータ処理システムの概要
を示す図、第2図はスキャンアウト回路の概要を示す図
、第3図はスキャンイン回路の概I!を示す図、!4図
はスキャン画面の1例を示す図、第5図はファイル3の
表示フォーマットおよびスキャンテアドレスを示す図、
第6図は本体系装置のラッチ金示す図、第7図はスキャ
ンインが行われる場合の画面上の、変化を説明する図%
第8図はサービス・プロセッサで行われるスキャンイン
動作の・フローチャートである。
FIG. 1 is a diagram showing an overview of a data processing system to which the present invention is applied, FIG. 2 is a diagram showing an overview of a scan-out circuit, and FIG. 3 is a diagram showing an overview of a scan-in circuit. Diagram showing,! Figure 4 is a diagram showing an example of a scan screen, Figure 5 is a diagram showing the display format and scante address of file 3,
Figure 6 is a diagram showing the latch of the main system device, and Figure 7 is a diagram explaining changes on the screen when scan-in is performed.
FIG. 8 is a flowchart of the scan-in operation performed by the service processor.

第1図において、lは本体系装置、2はインタフェース
回路、3はファイル、4はメモリ、5はサービス・プロ
セッサの中央処理装置、6はディスプレイ・コントロー
ラ、7はディスプレイ、8はキーボード金それぞれ示し
ている。
In Figure 1, l indicates the main system device, 2 indicates the interface circuit, 3 indicates the file, 4 indicates the memory, 5 indicates the central processing unit of the service processor, 6 indicates the display controller, 7 indicates the display, and 8 indicates the keyboard. ing.

第1図において、1点鎖線の下側はサービス・プロセッ
tt示しており、サービス番プロセッサは、インタフェ
ース回路2Sフアイル3、メモリ′4、中央処理装置5
.ディスプレイ嗜コントローラ6、ディスプレイ7およ
びキーボード などを有シテいる。サービス・プロセー
サは、本体系装置1のラッチの状態をスキャンアウトす
る機能および本体系装置1のラッチに任意の値をスキャ
ンインする機能を有している0スキヤン・モードに設定
されているときに、ファイル3よりとり出したスキャン
アドレスを元にして、ラッチの状態が本体系装置から読
出され、サービス・プロセッサに取込まれる。取込まれ
曳スキャンアウトーデータはサービス・プロセッサによ
って編集されディスプレイ7に表示される。オペレータ
は、ディスプレイ7のスキャンアウト画面を見て、カー
ソルで訂正したいスキャンアウト−データ全指摘し、こ
のスキャンアウト・データを所望の値に変更すると、サ
ービス−プロセッサは該当するラッチの状態値を画面上
の変更された値に変更する0第2図はスキャンアウト回
路の概要を説明するものであって、9はスキャン・アド
レス・レジスタ%10−0ないし10−2はラッチ、1
1と12はセレクタ、13−1と13−2はり、SIを
それぞれ示している。なお、スキャンアウトに関しては
、LS113−1と13−2は同様な構成を有している
In FIG. 1, a service processor tt is shown below the one-dot chain line, and the service number processor includes the interface circuit 2S file 3, memory '4, and central processing unit 5.
.. It includes a display controller 6, a display 7, a keyboard, etc. When the service processor is set to 0 scan mode, it has the function of scanning out the state of the latches of the main body system device 1 and the function of scanning any value into the latches of the main body system device 1. , based on the scan address extracted from file 3, the state of the latch is read from the main body system and taken into the service processor. The captured scanout data is edited by the service processor and displayed on display 7. The operator looks at the scanout screen on the display 7, uses the cursor to point out all the scanout data that he wants to correct, and when he changes this scanout data to the desired value, the service processor displays the status value of the corresponding latch on the screen. Change to the changed value above 0 Figure 2 explains the outline of the scanout circuit, in which 9 is the scan address register % 10-0 to 10-2 are latches, 1
1 and 12 indicate selectors, beams 13-1 and 13-2, and SI, respectively. Note that regarding scan-out, the LSs 113-1 and 13-2 have similar configurations.

スキャン・アドレス拳レジスタ9はラッチを特定スるも
のであり、スキャン・アドレス・レジスタ9の上位側は
LSIアドレスを示しており、スキャン・アドレス・レ
ジスタ9の下位側FiLSI内アドレ内金ドレスいる。
The scan address register 9 specifies a latch, and the upper side of the scan address register 9 indicates an LSI address, and the lower side of the scan address register 9 indicates an address within the FiLSI.

スキャン・アドレス・レジスタ9の下位側はセレクタ1
1の制御情報となり、セレクタ11はこの値に応じてラ
ッチ10−0ないし10−2の中のいずれか1個を選択
する。スキャン・アドレス・レジスタ9の上位側はセレ
クタ12の制御情報となり、セレクタ12はLS113
−1およびL8113−2から読出されたスキャンアウ
ト・データの中のいずれか1個を選択する。セレクタ1
2から出力されるスキャンアウト・データはサービス・
プロセッサに送られる。
The lower side of scan address register 9 is selector 1
1 of control information, and the selector 11 selects any one of the latches 10-0 to 10-2 according to this value. The upper side of the scan address register 9 becomes control information for the selector 12, and the selector 12
-1 and scanout data read from L8113-2. Selector 1
The scanout data output from 2 is sent to the service
sent to the processor.

第3図はスキャンイン回路の概要を示すものである0第
3図において、 15と16’は分配器をそれぞれ示し
ている。なお、スキャンインに関してはLS113−1
と13−2は同様な構成を有している。
FIG. 3 shows an outline of the scan-in circuit. In FIG. 3, 15 and 16' indicate distributors, respectively. Regarding scan-in, LS113-1
and 13-2 have similar configurations.

スキャン−アドレス・レジスタ9の上位側はL8I’に
指定するものであり、下位側はLSI内のラッチを指定
するものでろる0分配器15には、スキャン・アドレス
・レジスタ9の上位側とスキャンイン・セットの信号と
が入力される。スキャン−アドレス・レジスタ9にスキ
ャン・アドレスがセットされ、スキャンイン・セット信
号が論理「1」となると、スキャン・アドレス・レジス
タ9の上位側で定まる分配器15の出力線上の信号が論
理「1」となる。分配器15の出力はスキャンイン・セ
ット信号として各LSI内の分配器16に入力される0
分配器16の入力側はスキャン−アドレス・レジスタ9
の下位側および分配器15の対応する出力線に接続され
ている。いま、LS113−1の分配器16に「月のス
キャンイン・セット信号が入力されたとすると、スキャ
ン・アドレス・レジスタ9の下位側で定まる分配器16
の出力線の信号が論理「1」とされる0ラッチ10−0
.10−1.10−2の各セット端子は分配器16の対
応する出力線に接続されており、分配器16の対応する
出力線が論理「1」となると、セットされる。なお、ス
キャンイン・リセットに関しても同様な回路が設けられ
ている。
The upper side of the scan address register 9 specifies L8I', and the lower side specifies a latch in the LSI. Inset signal is input. When the scan address is set in the scan-address register 9 and the scan-in set signal becomes logic "1", the signal on the output line of the distributor 15 determined by the upper side of the scan address register 9 becomes logic "1". ”. The output of the distributor 15 is input as a scan-in set signal to the distributor 16 in each LSI.
The input side of the distributor 16 is the scan-address register 9.
and the corresponding output line of the distributor 15. Now, if the "moon scan-in set signal" is input to the distributor 16 of LS113-1, the distributor 16 determined by the lower side of the scan address register 9
0 latch 10-0 whose output line signal is set to logic "1"
.. Each set terminal of 10-1 and 10-2 is connected to a corresponding output line of the distributor 16, and is set when the corresponding output line of the distributor 16 becomes logic "1". Note that a similar circuit is provided for scan-in reset.

第4図はスキャン画面の1例を示す図で64゜さきに述
べたように、スキャンアウト・データはディスプレイ7
上に表示されるが、ディスプレイ画面上には、信号名と
その状態値が表示される。
Figure 4 is a diagram showing an example of a scan screen.As mentioned earlier, the scanout data is displayed on the display 7.
The signal name and its status value are displayed on the display screen.

第6図に示すように、複数のラッチ13のそれぞれに対
してLATCHI、LATCH2・・・・・・・・・ 
等の信号名が与えられ、レジスタに対してもREGIS
TERという信号名が与えられている0第4図のスキャ
ン画面ではrREGIsTER4」となっているが、こ
れは16道表示でToシ、2進数表示ではレジスタの内
容はrolooJとなる。
As shown in FIG. 6, for each of the plurality of latches 13, LATCHI, LATCH2...
signal names such as REGIS are given for registers.
In the scan screen of FIG. 4 where the signal name TER is given, it is "rREGIsTER4", but this is Toshi in 16-way display, and the contents of the register are rolooJ in binary representation.

第5図はファイルの表示フォーマットおよびスキャン・
アドレスを示す図である。ファイル3は表示フォーマッ
ト域とスキャンアドレス域とを有している。表示フォー
マット域は複数の行に分割され、各行はディスプレイ画
面の各行に対応している。表示7オーマツト域における
81行ないし第N性の各行にはrLATcH4=   
J(ただし、4−1.2・・・・・・・・・ N)と記
入され、第N+1行にはrREGIsTER麿  」と
記入されている。スキャン・アドレス域は複数の行に分
割嘔れ、第1行にはLATCH(のスキャン・アドレス
が記入され、第N+1行ないし第N+4行にはREGI
STERのビットOないしビット3のスキャン・アドレ
スが記入されている。スキャンアウトが指令されると、
先ずスキャン芳ド)/ネ域の第1行のスキャン・アドレ
スに従ってスキャンアウトが行われ、そのスキャンアウ
ト・データと表示フォーマット域の第1行の表示フォー
マットとが合成石れ、スキャンアウト・データが「0」
のときにはrLATcH1=o Jとディスプレイ画面
の第1行に表示される。次にスキャン・アドレス域のw
i2行のスキャン中アドレスに従ってスキャン・アウト
が行われ、そのスキャンアウト・データと表示フォーマ
ット域の第2行の表示フォーマットとが合成され5合成
されfctのがディスプレイ画面の第2行に表示される
。以下、同様にしてスキャンアウトが行われる。
Figure 5 shows the file display format and scan/
It is a figure which shows an address. File 3 has a display format area and a scan address area. The display format area is divided into lines, each line corresponding to a line on the display screen. In the 81st line to each Nth line in the display 7-ormat area, rLATcH4=
J (however, 4-1.2...N) is entered, and "rREGIsTERMARO" is entered in the N+1st line. The scan address area is divided into multiple lines. The scan address of LATCH is written in the first line, and the REGI address is written in the N+1st to N+4th lines.
The scan address of bits 0 to 3 of STER is written. When scanout is commanded,
First, scanout is performed according to the scan address in the first line of the scan data area, and the scanout data and the display format in the first line of the display format area are synthesized, and the scanout data is "0"
When , rLATcH1=o J is displayed on the first line of the display screen. Next, w in the scan address area
Scan-out is performed according to the address during scanning in the i2 line, and the scan-out data and the display format in the second line of the display format area are combined and the resulting fct is displayed on the second line of the display screen. . Thereafter, scan-out is performed in the same manner.

第7図はスキャンイン全行う場合の画面上の変化全説明
する図である。REGISTERO値t″7#にスキャ
ンインする場合には、第7図(イ)に示すようにキーボ
ード8t−操作してカーソル會表示データの下に移動し
、キーボード8から71を入力する0この状態でENT
ERキーを押してスキャンインを起動すると、サービス
・プロセッサはファイル3からREGISTERビット
0ないしビット3のスキャン番アドレスを取出し、RE
GISTERのビット0のラッチtスキャンイン・リセ
ットでrOJにし、ピットエないしビット3をそれぞれ
スキャンインΦセットで「1」にする。
FIG. 7 is a diagram illustrating all the changes on the screen when a full scan is performed. To scan in the REGISTERO value t″7#, operate the keyboard 8t to move the cursor below the display data and input 71 from the keyboard 8 as shown in FIG. 7(A).0 This state DeENT
When you press the ER key to start scan-in, the service processor retrieves the scan number address of REGISTER bits 0 to 3 from file 3 and writes it to REGISTER.
Set rOJ by latch t scan-in reset of bit 0 of GISTER, and set "1" to pit bit 3 by setting scan-in Φ.

スキャンイン動作が終了すると、サービス・プロセッサ
は再びラッチの状W4ヲスキャンアウトし。
When the scan-in operation is completed, the service processor scans out the latch W4 again.

画面に表示する。この例では、第7図(ロ)に示すよう
GCREGISTERO値が#7”とな’) s x’
tヤンインが行われたことが確認される。
Display on screen. In this example, the GCREGISTERO value is #7'' as shown in Figure 7 (b).
It is confirmed that the t-yang-in has been performed.

第8図はサービス・プロセッサで行われるスキャンイン
動作のフローチャートである。ファイル3はページで管
理ちれ、各ページに表示フォーマット域とスキャンのア
ドレス域とが設けられている。第5図はその1ペ一ジ分
を示すものである。
FIG. 8 is a flowchart of the scan-in operation performed by the service processor. The file 3 is managed by pages, and each page is provided with a display format area and a scan address area. FIG. 5 shows one page of it.

また、サービス・プロセッサのメモリ4には何ページを
表示しているかの制御情報が格納されている。さきに述
べたように1画面上のカーソル位置に人力データが書込
まれ友後にENTERキーが押下されると、サービス拳
プロセッサはカーソル位置と入力データとを読取る。次
に、メモリ4上の制御情報から現在何ページのデータに
基づいて表示が行われているかを調べる◇該尚するペー
ジ全求めた後に、背景上の何れの位置にカーソルがめる
かによってスキャン・アドレス金検索する。
Furthermore, control information indicating how many pages are being displayed is stored in the memory 4 of the service processor. As mentioned earlier, when the ENTER key is pressed after manual data is written at the cursor position on one screen, the service processor reads the cursor position and input data. Next, check how many pages of data are currently being displayed based on the control information on the memory 4 ◇ After finding all relevant pages, select the scan address by positioning the cursor on the background. Search for gold.

スキャン噛アドレスを求めた後、そのスキャン・アドレ
スおよび入力データを使ってスキャンインを行う。
After determining the scan address, scan in is performed using the scan address and input data.

以上の説明から明らかなように1本発明によればラッチ
の信号名およびその状態値を示すスキャン画面を利用し
てスキャンインを行りているので、従来方式に比し、ス
キャンインを容易九行い得るという効果が得られる。
As is clear from the above description, according to the present invention, scan-in is performed using a scan screen that shows the latch signal name and its status value, so scan-in is easier and easier than in the conventional method. You can get the effect that you can do it.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明が適用されるデータ処理システムの概!
!を示す図、第2図はスキャンアウト回踏の概要を示す
図、第3図はスキャンイン回路の概要金示す図、第4図
はスキャン画面の1例金示す図、第5図ti7アイル3
の表示フォーマットおよびスキャン−アドレスを示す図
、第6図は本体系装置のラッチを示す図、第7図はスキ
ャンインが行われる場合の画面上の変化を説明する図、
第8図はサービス・プロセッサで行われるスキャンイン
動作の70−チャートである。 1・・・本体系装置、2・・・インタフェース回路、3
・・・ファイル、4・・・メモリ、5・・・サービス・
プロセッサの中央処理装置、6・・・ディスプレイ・コ
ントローラ、7・・・ディスプレイ、8・・・中−ボー
ド%9・・・スキャンアウト拳アドレス・レジスタ、1
0−0ないし1O−2・・・ラッチ、11と12・・・
セレクタ、13−1と13−2・・・LSI、15と1
6・・・分配器。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 才 1 図 オ4−図          ヤ乙区
FIG. 1 shows an overview of a data processing system to which the present invention is applied!
! Figure 2 is a diagram showing an outline of the scan-out circuit, Figure 3 is a diagram showing an overview of the scan-in circuit, Figure 4 is a diagram showing an example of the scan screen, Figure 5 is a diagram showing an example of the scan screen, and Figure 5 is a diagram showing an outline of the scan-in circuit.
6 is a diagram showing the latch of the main body system device, and FIG. 7 is a diagram illustrating changes on the screen when scan-in is performed.
FIG. 8 is a 70-chart of scan-in operations performed in the service processor. 1... Main body system device, 2... Interface circuit, 3
...File, 4...Memory, 5...Service
central processing unit of processor, 6... display controller, 7... display, 8... middle-board %9... scanout fist address register, 1
0-0 to 1O-2...Latch, 11 and 12...
Selector, 13-1 and 13-2...LSI, 15 and 1
6...Distributor. Patent Applicant Fujitsu Ltd. Representative Patent Attorney Kyotani Yotsube 1 Figure 4-Figure Yaotoku

Claims (1)

【特許請求の範囲】[Claims] 第1のデ〜り処理装置と、該第1のデータ処理装置のラ
ッチに対してスキャンアウトおよびスキャンインする機
能を有する第2のデータ処理装置とを具備するデータ処
理システムにおいテ、上記第2のデータ処理装置は、上
記第1のデータ処理装置の状態を自己のディスプレイ装
置の画面上に編集表示すると共に、上記画面上のラッチ
の状態値がオペレータによりて変更されたと1!1画面
上におけるラッチの変更された状態値と上記第1のデー
タ処理装置のラッチの状態値とが一致するようにスキャ
ンインによって上記第1のデータ処理装置のラッチの状
態値を変更するように構成されていることを特徴とする
スキャンイン方式。
In a data processing system comprising a first data processing device and a second data processing device having a function of scanning out and scanning in a latch of the first data processing device, The data processing device edits and displays the state of the first data processing device on the screen of its own display device, and displays information on the 1!1 screen indicating that the state value of the latch on the screen has been changed by the operator. The state value of the latch of the first data processing device is changed by scan-in so that the changed state value of the latch matches the state value of the latch of the first data processing device. The scan-in method is characterized by:
JP56151045A 1981-09-24 1981-09-24 Scan-in system Granted JPS5852755A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56151045A JPS5852755A (en) 1981-09-24 1981-09-24 Scan-in system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56151045A JPS5852755A (en) 1981-09-24 1981-09-24 Scan-in system

Publications (2)

Publication Number Publication Date
JPS5852755A true JPS5852755A (en) 1983-03-29
JPS6143740B2 JPS6143740B2 (en) 1986-09-29

Family

ID=15510088

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56151045A Granted JPS5852755A (en) 1981-09-24 1981-09-24 Scan-in system

Country Status (1)

Country Link
JP (1) JPS5852755A (en)

Also Published As

Publication number Publication date
JPS6143740B2 (en) 1986-09-29

Similar Documents

Publication Publication Date Title
US5164911A (en) Schematic capture method having different model couplers for model types for changing the definition of the schematic based upon model type selection
JPH0743429A (en) Physical address conversion circuit
EP0059758A1 (en) Numerical control unit
JPS5852755A (en) Scan-in system
JPS62241066A (en) Program execution control for processing form of data processor
US5473749A (en) Image processing system having plurality of processors acting on image data according to stored program from host computer
JPS6150340B2 (en)
JPS6084590A (en) Image processing system
JPS6093339A (en) Electrophoretic device
JP3018886B2 (en) Probe setting method
US5179628A (en) Computer interface between I/O channel unit and service processing unit
JP2825372B2 (en) Hardware structure display device
JPH0546377A (en) Method and device for generating control program
JP3654239B2 (en) Expansion card operation control method and system
JPS6249570A (en) Picture processor
JPH0361212B2 (en)
JP2862369B2 (en) Image display control device
JP3125950B2 (en) Application specific integrated circuits
Lee Design and simulation of a simple digital computer central processing unit using computer-aided design software on a personal computer
JPS63115270A (en) Cad system
JPH07134653A (en) Program management device
JPH039475A (en) Circuit diagram input system in cad system
Hult LEAR GFA Editor: Version IV with the ReGIS Graphic Library
JPH04364567A (en) Image display device
JPS59191656A (en) Memory ic simulator