JPS5850737U - バツフア回路 - Google Patents

バツフア回路

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Publication number
JPS5850737U
JPS5850737U JP14095681U JP14095681U JPS5850737U JP S5850737 U JPS5850737 U JP S5850737U JP 14095681 U JP14095681 U JP 14095681U JP 14095681 U JP14095681 U JP 14095681U JP S5850737 U JPS5850737 U JP S5850737U
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JP
Japan
Prior art keywords
buffer circuit
pair
transistors
base terminals
commonly connected
Prior art date
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Pending
Application number
JP14095681U
Other languages
English (en)
Inventor
茂 山田
神月　宏一
Original Assignee
ヤマハ株式会社
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Filing date
Publication date
Application filed by ヤマハ株式会社 filed Critical ヤマハ株式会社
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Publication of JPS5850737U publication Critical patent/JPS5850737U/ja
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  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１巨は従来のバッファ回路を示す回路図、第；［４１
上記バッファ回路におけるクロック信号の状態を示す図
、第３図はこの考案の一実施例に係るバッファ回路を説
明する回路図、第４図は上記実施例におけるクロック信
号の状態を示す図である。 １１ａ、１１ｂ・・・・・・バッファ回路、Ｔｒｌ、Ｔ
ｒ２・・・・・・トランジスタ、ＣＯ・・・・・・コン
デンサ、ＲＯ・・・・・・抵抗、Ｄ・・・・・・ダイオ
ード。

Claims (1)

    【実用新案登録請求の範囲】
  1. コンプリメンタリ接続された１対のトランジスタを備え
    、この１対のトランジスタの共通に接続されたベース端
    子を抵抗およびダイオードの並列回路を介して基準レベ
    ル電位に接続すると共に、入力クロック状信号はコンデ
    ンサを介して上記共通に接続されたベース端子に供給す
    るようにしてなるバッファ回路。
JP14095681U 1981-09-22 1981-09-22 バツフア回路 Pending JPS5850737U (ja)

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JP14095681U JPS5850737U (ja) 1981-09-22 1981-09-22 バツフア回路

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JPS5850737U true JPS5850737U (ja) 1983-04-06

Family

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JP14095681U Pending JPS5850737U (ja) 1981-09-22 1981-09-22 バツフア回路

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