JPS5839664U - ダブルフイ−ド検出回路 - Google Patents

ダブルフイ−ド検出回路

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Publication number
JPS5839664U
JPS5839664U JP13259181U JP13259181U JPS5839664U JP S5839664 U JPS5839664 U JP S5839664U JP 13259181 U JP13259181 U JP 13259181U JP 13259181 U JP13259181 U JP 13259181U JP S5839664 U JPS5839664 U JP S5839664U
Authority
JP
Japan
Prior art keywords
output signal
signal
subtracter
detection circuit
double feed
Prior art date
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Pending
Application number
JP13259181U
Other languages
English (en)
Inventor
風岡　治夫
Original Assignee
株式会社東芝
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Publication date
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Priority to JP13259181U priority Critical patent/JPS5839664U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来例の要部を示すブ冶ツク図、第２図は従来
例の動作を説明するための波形図、第３図は本考案の実
施例のブロック図、第４図は本考案の動作を説明するた
めの波形図である。 １１・・・ＬＥＤ（発光源）、１２・・・ホトダイオー
ド（受光素子）、１３・・・増幅器、１４・・・Ａ／Ｄ
コンバータ、２０・・・第１の手段、１６・・・第２の
手段、１７・・・減算器、２１・・・第１の比較器、２
２・・・第２の比較器。

Claims (1)

    【実用新案登録請求の範囲】
  1. 発光源とその光を受ける受光素子と、該受光素子が出力
    した信号を増幅する増幅器と、該増幅器の出力信号をデ
    ィジタル信号に変換するＡ／Ｄコンバータと、該Ａ／Ｄ
    コンバータから出力信号を得てその信号中の一定距離ご
    とに一番明るいときのレベルをラッチすると共に２度目
    の動作からは前記ディジタル信号をそのまま出力する第
    １の手段と、１度目の動作時に該第１の手段の出力信号
    を得て一番暗いときのレベルをラッチする第２の手段と
    、前記第１の手段及び第２の手段から信号を得てこ゛れ
    らの減算を行う減算器と、該減算器の出力信号と予め設
    定されたプラス側スライスレベルを比較する第１６比較
    器と、前記減算器の出力信号と予め設定されたマイナス
    側スライスレベルを比較スる第２の比較とからなるダブ
    ルフィード検出回路。
JP13259181U 1981-09-08 1981-09-08 ダブルフイ−ド検出回路 Pending JPS5839664U (ja)

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JP13259181U JPS5839664U (ja) 1981-09-08 1981-09-08 ダブルフイ−ド検出回路

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JPS5839664U true JPS5839664U (ja) 1983-03-15

Family

ID=29926118

Family Applications (1)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63255089A (ja) * 1987-04-13 1988-10-21 大房　利隆 鋏

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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