JPS5831500A - Distortion measuring circuit - Google Patents
Distortion measuring circuitInfo
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- JPS5831500A JPS5831500A JP56128603A JP12860381A JPS5831500A JP S5831500 A JPS5831500 A JP S5831500A JP 56128603 A JP56128603 A JP 56128603A JP 12860381 A JP12860381 A JP 12860381A JP S5831500 A JPS5831500 A JP S5831500A
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- Measurement Of Resistance Or Impedance (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Dc Digital Transmission (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
このＩＡ明祉、データ回線の品質チェック用に使用する
ひずみ測定回路につい七のものである。DETAILED DESCRIPTION OF THE INVENTION This IA Meishi describes seven distortion measurement circuits used for checking the quality of data lines.
（２）従来技術
データ回線のひずみにはバイアスひずみや単点ひずみな
どかあシ、バイアスひずみは入力信号のある周期につい
てのひずみの平均であシ、単点ひずみ拡大力信号の変換
点についてのひずみである。(2) Conventional technology Distortion in data lines includes bias distortion, single point distortion, etc. Bias distortion is the average of distortion for a certain period of the input signal, and single point distortion It's a strain.
従来のバイアスひずみ測定回路の一例を第１−に示す。An example of a conventional bias strain measurement circuit is shown in Fig. 1-.
図で、１は入力端子、？は積分回路、３は□アナログデ
ィジタル変換器、４社表示回路である。In the figure, 1 is the input terminal, ? 3 is an integration circuit, 3 is an analog-to-digital converter, and 4 is a display circuit.
第１図拡端子１からの入力信号を積分回路２て積分して
直流信号に変換し、アナログディジタル変換ｓ５でディ
シール信号に変換してから表示回路４で入力信号のバイ
アスひ゛ずみを表示するものである。Fig. 1 Integrates the input signal from the expansion terminal 1 using the integrating circuit 2 and converts it into a DC signal, converts it into a digital signal using the analog-to-digital converter s5, and then displays the bias distortion of the input signal using the display circuit 4. It is.
（５） 従来技術の問題点 ゛
最近唸、ひずみ測定回路を始め、デムタＷＡｌｌＩのチ
ェック回路をＣＰＵ制御にする方向にある。この場合＝
第１図の従来回路のようにアナログ信号の部分があると
、信号処理が複雑になるという問題がある。 ′
（４） 発明の目的
この発明は、ひずみ測定回路をすべてディジタ段回路で
構成してＣＰＵ制御ができるようＫするとともに、バイ
アスひずみと単点ひずみ−の測定ができる調定回路を提
供するものである。(5) Problems with the prior art ``Recently, there has been a trend toward CPU control of the strain measurement circuit and the check circuit of the Demta WAllI. In this case =
If there is an analog signal part as in the conventional circuit shown in FIG. 1, there is a problem that signal processing becomes complicated. (4) Purpose of the Invention The present invention provides an adjustment circuit that can configure a strain measurement circuit entirely with digital stage circuits so that it can be controlled by a CPU, and can also measure bias strain and single point strain. It is.
（５３発明の実施例 この発明による実施例の回路を第２図に示す。(Examples of 53 inventions A circuit according to an embodiment of the invention is shown in FIG.
図で、５はクロック信号を加える端子、１０ａ端子１か
らの入力信号と端子５からのクロック信号を入力とし、
入力信号のプラス側に対応するクロック信号を出力とす
るゲート回路、１１はあらかじめ入力信号の基準値をカ
ウントするように設定され、ゲート回路１０の出力をカ
ウントするカウンタである。In the figure, 5 is a terminal to which a clock signal is applied, 10a inputs the input signal from terminal 1 and the clock signal from terminal 5,
A gate circuit 11 that outputs a clock signal corresponding to the positive side of the input signal is a counter that is set in advance to count the reference value of the input signal and counts the output of the gate circuit 10.
次に、１２はあらかじめ設定した入力信号の繰）返し数
をカウントするカウンタ、１３紘入力信号の立上シでセ
ットされ、カウンタ１２からの信号でリセットされるフ
リップ７０ツブ、１４はカウンタ１１の出力と７リツプ
７０ツブ１３の出力を入力とし、カウンタ１１の出力を
デコードして入力信号のひずみを演算するコード変換回
路である。Next, 12 is a counter that counts the number of repetitions of the input signal set in advance, 13 is a flip 70 knob that is set at the rising edge of the Hiro input signal and reset by the signal from the counter 12, and 14 is the counter 11. This is a code conversion circuit which takes the output of the 7-rip 70-tube 13 as input, decodes the output of the counter 11, and calculates the distortion of the input signal.
ここで、第２図の各部波形例を６１５図にしたがって説
明する。第３図アは端子１からの入力信号の波形であシ
、入力信号のプラス側の部分を主要部として示している
。＠Ｓ図イは端子５からのクロック信号であシ、第５図
つはゲート回路１０の出力で、入力信号のプラス側に対
応する部分のクロック信号が出力になる。Here, examples of waveforms of each part in FIG. 2 will be explained with reference to FIG. 615. FIG. 3A shows the waveform of the input signal from terminal 1, and shows the positive side portion of the input signal as the main part. @S Figure A is the clock signal from the terminal 5, and Figure 5 is the output of the gate circuit 10, where the portion of the clock signal corresponding to the positive side of the input signal is output.
第５図工は７リツプ７０ツブ１３の出力波形であシ、第
５図７の立上シで出力がｒ Ｉ ＪＫｌにシ、入力信号
の立下りで「０」Ｋなっている。これはあらかじめ設定
したカウンタ１２のカウント値を１にした例で、カウン
タ１２のカウント数だけ７リツプ７０ ｙプ１５の出力
は「１」を保持する。Figure 5 shows the output waveform of the 7-lip 70-tube 13. At the rising edge of FIG. This is an example in which the count value of the counter 12 set in advance is set to 1, and the output of the 7-rip 70 y-p 15 holds "1" for the number of counts of the counter 12.
第３図才はカウンタ１１の出力であり、例えば図示のよ
うにカウント値５０を入力信号の基準値とすれば、カウ
ンタ１１はカウント値が５０になると、再び０からカウ
ントを始め、このサイクルを繰シ返していく。Figure 3 shows the output of the counter 11. For example, if the count value 50 is used as the reference value of the input signal as shown in the figure, when the count value reaches 50, the counter 11 starts counting from 0 again, and this cycle continues. Repeat over and over again.
コード変換回路１４には、＠Ｓ図工の７リツプフｐツブ
１３の出力と第３図才のカウンタ１１の出力が入り、カ
ウンタ１１の出力をデコードして入力信号のひずみを演
算する０例えば第５図才のカウント値がＯから５０に達
して再び０からカウントし、そのカウント値が５のとき
７リツグ７０ツブ１５が［ＯＪＫｅ−ｐたとすれば、コ
ード変換回路１４０演算によシひずみは１０−と表され
る。The code conversion circuit 14 receives the output of the @S Zuko's 7lipfp knob 13 and the output of the counter 11 shown in Figure 3, and decodes the output of the counter 11 to calculate the distortion of the input signal. When the count value of the figure reaches 50 from O, it counts again from 0, and when the count value is 5, 7 rigs 70 knobs 15 become [OJKe-p, then the code conversion circuit 140 calculates a distortion of 10 − is expressed.
すなわち、この発明は入力信号のプラス側だけに対応す
るクロック信号のカウント値から入力信号のひずみを求
めるものである。That is, the present invention determines the distortion of the input signal from the count value of the clock signal corresponding only to the positive side of the input signal.
なお、第！１図ア〜オは入力信号の繰）返し周期が１サ
イクルの場合の例で、単点ひずみの一定をしている状態
を示す。In addition, No. 1! Figures A to O in Figure 1 are examples in which the repetition period of the input signal is one cycle, and show a state in which single point distortion is constant.
第ＳｗＡアの入力信号を繰シ返していくと、カウンタ１
１社前回の結果からカウントを始めるので、カウント値
を累積していく。しＩｔ、がりて、カウンタ１１の出力
をカウンタ１２のカウント値で割れば、入力信号の平均
されたバイアスひずみを求めることができる。コード変
換回路１４は、この演算もで龜るようになっている。When the input signal of SwA-a is repeated, counter 1
Counting starts from the previous result for one company, so the count value is accumulated. Then, by dividing the output of the counter 11 by the count value of the counter 12, the average bias distortion of the input signal can be obtained. The code conversion circuit 14 is also slowed down by this calculation.
（６）発明の効果
この発明によれば、すべての処理がディジタル処理とな
るので、ＣＰＵ制御ができるようになる。(6) Effects of the Invention According to the present invention, all processing is digital processing, so it is possible to perform CPU control.
また、カウンタ１１は入力信号のプラス側だけをカウン
トすればよいので、ひずみを精度よく一定することがで
き、カウンタ１２のカウントを１にすれは単点ひずみ、
２以上にすればバイアスひずみを一定することができる
。In addition, since the counter 11 only needs to count the positive side of the input signal, the distortion can be kept constant with high precision.
If the value is 2 or more, the bias distortion can be kept constant.
第１１１１ｉは従来回路の一例、
第２図はこの発明による実施例の回路、第５図線第２図
の各部波形例。
１・・・・・・入力端子、２・・・・・・積分回路、５
・・・・・・アナログディジタル変換器、４・・・・・
・表示回路、５・・・・・・クロック信号を加える端子
、１０・・・・・・ゲー）１回路、１１・・・・・・カ
ウンタ、１２・・・・・・カウンタ、１５・・・・・・
２リツプ７ａツブ、１４・・・・・・コード変換回路。
代塩人 弁理士 小俣欽司
第１飄
第２図
第３図
才一−ユ一一一一一一シ５1111i is an example of a conventional circuit, FIG. 2 is an example of a circuit according to an embodiment of the present invention, and FIG. 5 is a waveform example of each part of FIG. 2. 1...Input terminal, 2...Integrator circuit, 5
...Analog-digital converter, 4...
・Display circuit, 5...Terminal for applying clock signal, 10...1 circuit, 11...Counter, 12...Counter, 15...・・・・・・
2 lip 7a tube, 14... code conversion circuit. Daishioto Patent Attorney Kinji Omata No. 1 Section No. 2 Fig. 3 Saiichi-Yu 111111shi 5
Claims (1)
設定され、入力信号のプ゛ラスＩＩＫ対応するクロック
信号をカウントする第′１のカウンタと、あらかじめ設
定した入力信号の繰）返し数をカウントする第２のカウ
ンタと、 。 入力信号の立上９でセットされ、第２のカウンタからの
信号でリセットされるツリツブフロ゛ツブと、 第１のカウンタ出力と前記フリップフロップの出力を入
力とし、第１のカウンタ出力をデコードし入力信号のひ
ずみを演算す基コード変換回路とを備えるひずみ測定回
路。[Claims] t A '1st counter which is set in advance to count the reference value of the input signal and which counts the clock signal corresponding to the plus IIK of the input signal, and a cycle of the input signal which is set in advance) a second counter that counts the number of returns; A tree block which is set at the rising edge 9 of the input signal and reset by the signal from the second counter, which takes the first counter output and the output of the flip-flop as input, decodes the first counter output and inputs it. A distortion measurement circuit comprising a base code conversion circuit that calculates signal distortion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128603A JPS5831500A (en) | 1981-08-17 | 1981-08-17 | Distortion measuring circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128603A JPS5831500A (en) | 1981-08-17 | 1981-08-17 | Distortion measuring circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5831500A true JPS5831500A (en) | 1983-02-24 |
Family
ID=14988851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128603A Pending JPS5831500A (en) | 1981-08-17 | 1981-08-17 | Distortion measuring circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831500A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558645A (en) * | 1978-10-24 | 1980-05-01 | Siemens Ag | Diginal signal phase jitter detector circuit |
| JPS55110454A (en) * | 1979-02-17 | 1980-08-25 | Advantest Corp | Jitter measuring unit |
-
1981
- 1981-08-17 JP JP56128603A patent/JPS5831500A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558645A (en) * | 1978-10-24 | 1980-05-01 | Siemens Ag | Diginal signal phase jitter detector circuit |
| JPS55110454A (en) * | 1979-02-17 | 1980-08-25 | Advantest Corp | Jitter measuring unit |
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