JPS5831213Y2 - memory backup circuit - Google Patents

memory backup circuit

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JPS5831213Y2
JPS5831213Y2 JP18412780U JP18412780U JPS5831213Y2 JP S5831213 Y2 JPS5831213 Y2 JP S5831213Y2 JP 18412780 U JP18412780 U JP 18412780U JP 18412780 U JP18412780 U JP 18412780U JP S5831213 Y2 JPS5831213 Y2 JP S5831213Y2
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JP
Japan
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memory
transistor
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power supply
supply circuit
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Application number
JP18412780U
Other languages
Japanese (ja)
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JPS57106025U (en
Inventor
英一 多田
Original Assignee
三洋自動販売機株式会社
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Publication date
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Description

【考案の詳細な説明】 本考案は入力電圧が低下したときにバッテリによりメモ
リ部を記憶保持する回路に関し、このときメモリ以外の
回路へは補助電源の供給を停止するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a circuit that uses a battery to retain memory in a memory section when the input voltage drops, and at this time stops supplying auxiliary power to circuits other than the memory.

従来のメモリバックアップ回路を第1図に示す。A conventional memory backup circuit is shown in FIG.

同図に於いて、7は電源トランス、8は整流回路、9は
平滑コンデンサ、1は入力電圧Viより低く且つ安定化
された出力電圧V。
In the figure, 7 is a power transformer, 8 is a rectifier circuit, 9 is a smoothing capacitor, and 1 is an output voltage V that is lower and stabilized than the input voltage Vi.

を供給する安定化電源回路、2は制御部、3はメモリ、
6はバッテリである。
2 is a control unit, 3 is a memory,
6 is a battery.

自動販売機の場合、制御部2は投入金額演算・釣銭演算
・販売可否判定等の演算制御を行い、メモリ3は制御部
2による演算結果を記憶する。
In the case of a vending machine, the control unit 2 performs calculation control such as calculation of input amount, calculation of change, and determination of whether or not a sale is possible, and the memory 3 stores the calculation results by the control unit 2.

上記回路で停電或いは電圧変動により電源電圧が下降す
るとダイオード10が導通してバッテリ6より補助電源
がメモリ3に供給されてバックアップされる。
In the above circuit, when the power supply voltage drops due to a power outage or voltage fluctuation, the diode 10 becomes conductive and auxiliary power is supplied from the battery 6 to the memory 3 for backup.

ところがこの回路ではメモリ3以外の制御部2及び安定
化電源回路1にも補助電源が供給されバッテリの消耗が
激しくなる。
However, in this circuit, auxiliary power is supplied to the control unit 2 and the stabilized power supply circuit 1 other than the memory 3, resulting in rapid battery consumption.

これを改良するには第2図に示すごとく制御部2とメモ
リ3の間にダイオード11を接続する方法が考えられる
が、ダイオードの順方向立上電圧Vfは0.7〜0,9
■あるためにメモリ3と他の■・C回路とのインターフ
ェイスに問題があり、特にC−MO3ICでは顕著とな
ってくる。
To improve this, it is possible to connect a diode 11 between the control unit 2 and the memory 3 as shown in FIG. 2, but the forward rising voltage Vf of the diode is 0.7 to 0.9
(2) Therefore, there is a problem in the interface between the memory 3 and other (2)/C circuits, which is particularly noticeable in C-MO3 ICs.

またメモリ3はダイオードを通し安定化電源回路1と接
続されるためにメモリ3の電圧は非常に不安定となる欠
点がある。
Furthermore, since the memory 3 is connected to the stabilized power supply circuit 1 through a diode, there is a drawback that the voltage of the memory 3 becomes extremely unstable.

第3図は本考案に依るメモリバックアップ回路の実施例
を示す。
FIG. 3 shows an embodiment of a memory backup circuit according to the present invention.

同図に於いて、5はNPN)ランジスタでコレクタに安
定化出力電圧V。
In the figure, 5 is an NPN transistor with a stabilized output voltage V at its collector.

が供給され、エミッタをメモリ3とダイオード10に接
続している。
is supplied and connects the emitter to the memory 3 and the diode 10.

4はツェナーダイオードでアノードを抵抗11を通して
トランジスタ50ベースに接続し、昔たこのベースはコ
レクタに接続した抵抗12を接続している。
4 is a Zener diode whose anode is connected to the base of the transistor 50 through a resistor 11, and the base of the octopus is connected to the resistor 12 connected to the collector.

そしてツェナーダイオード40カソードは安定化電源回
路10入力側に接続している。
The cathode of the Zener diode 40 is connected to the input side of the stabilized power supply circuit 10.

上記構成で通常の状態で入力電圧V・はツェナ−ダイオ
ード4の定電圧以上にあり、トランジスタ5はベース電
流が供給されて導通する。
In the above configuration, under normal conditions, the input voltage V. is higher than the constant voltage of the Zener diode 4, and the transistor 5 is supplied with a base current and becomes conductive.

したがってメモリ3にはトランジスタ5を通して出力電
圧V。
Therefore, the output voltage V is applied to the memory 3 through the transistor 5.

が供給されるが、このときトランジスタ5のコレクター
エミッタ間の飽和電圧は20〜5゜mVのためにインタ
ーフェイス上の問題は発生しない。
However, since the saturation voltage between the collector and emitter of the transistor 5 is 20 to 5 mV, no interface problem occurs.

そして入力電圧viが下降すると、ツェナーダイオード
4がカットオフしてトランジスタ5が不導通となり、ダ
イオード10が導通してメモリ3にはバッテリ6より補
助電源が供給される。
When the input voltage vi falls, the Zener diode 4 is cut off, the transistor 5 becomes non-conductive, the diode 10 becomes conductive, and the memory 3 is supplied with auxiliary power from the battery 6.

このような切換回路をたんにトランジスタだけで構成し
た場合には、入力電圧が下降するとトランジスタ50ベ
ース・コレクタ間に!!@方向電流7%流れ遮断される
べき制御部2及び安定化電源回路1にまでバッテリ6の
電流が流れてし1う。
If such a switching circuit is simply composed of transistors, when the input voltage drops, the difference between the base and collector of the transistor 50! ! The current from the battery 6 flows to the control unit 2 and the stabilized power supply circuit 1 which should be cut off by 7% of the current in the @ direction.

しかしながら本考案ではツェナーダイオード4により上
記の事態は防止され、しかも抵抗12によりカットオフ
時のツェナーダイオード4のリーク電流は分流されるた
めにトランジスタ50ベース電圧を確実に落とすことが
できる。
However, in the present invention, the above-mentioned situation is prevented by the Zener diode 4, and the leakage current of the Zener diode 4 at the time of cut-off is shunted by the resistor 12, so that the base voltage of the transistor 50 can be reliably lowered.

以上詳述した本考案に依ると、特別なインターフェイス
を用いることなく、しかも正常動作電圧以下のいかなる
入力電圧に於いても、メモリのみのバックアップが可能
となる。
According to the present invention described in detail above, it is possible to back up only the memory without using a special interface and at any input voltage below the normal operating voltage.

したがってバッテリの消耗を最小限に抑えることができ
るために、充電不能な一次電池を使用するさい寿命を伸
ばすことができ特に有効となる。
Therefore, since battery consumption can be minimized, the lifespan of non-rechargeable primary batteries can be extended, which is particularly effective.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のバッテリバックアップ回路を利用した回
路図、第2図はダイオードを使用した例、第3図は本考
案によるバッテリバックアップ回路を示す。 1・・・・・・安定化電源回路、2・・・・・・制御部
、3・・・・・・メモリ、4・・・・・・ツェナーダイ
オード、5・・・・・・トランジスタ、6・・・・・・
バッテリ。
FIG. 1 shows a circuit diagram using a conventional battery backup circuit, FIG. 2 shows an example using a diode, and FIG. 3 shows a battery backup circuit according to the present invention. DESCRIPTION OF SYMBOLS 1... Stabilized power supply circuit, 2... Control unit, 3... Memory, 4... Zener diode, 5... Transistor, 6...
Battery.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 入力重臣上り低い出力電圧を生じる安定化電源回路の出
力側に制御部及びメモリを接続した回路に於いて、前記
安定化電源回路の入力端に接続したツェナーダイオード
と、該ツェナーダイオードとベースで接続されコレクタ
を前記制御部及び前記安定化電源回路の出力側に接続し
エミッタを前記メモリに接続したトランジスタと、該ト
ランジスタのベース−コレクタ間に接続した抵抗と、前
記トランジスタのエミッタに接続したバッテリとから成
るメモリバックアップ回路。
In a circuit in which a control unit and a memory are connected to the output side of a stabilized power supply circuit that generates a low output voltage due to an input voltage, a Zener diode connected to the input terminal of the stabilized power supply circuit is connected to the Zener diode at the base. a transistor having a collector connected to the control section and the output side of the stabilized power supply circuit and an emitter connected to the memory; a resistor connected between the base and collector of the transistor; and a battery connected to the emitter of the transistor. A memory backup circuit consisting of.
JP18412780U 1980-12-19 1980-12-19 memory backup circuit Expired JPS5831213Y2 (en)

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JPS57106025U JPS57106025U (en) 1982-06-30
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