JPS5831020B2 - multiprocessor control system - Google Patents
multiprocessor control systemInfo
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- JPS5831020B2 JPS5831020B2 JP55044125A JP4412580A JPS5831020B2 JP S5831020 B2 JPS5831020 B2 JP S5831020B2 JP 55044125 A JP55044125 A JP 55044125A JP 4412580 A JP4412580 A JP 4412580A JP S5831020 B2 JPS5831020 B2 JP S5831020B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は複数の制御プロセッサから共通にアクセス可能
な２重化構成の共通装置を有するマルチプロセッサ制御
システムに関し、詳しくは、障害となったプロセッサか
ら共通装置が破壊されるのを防止する方式に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a multiprocessor control system having a common device with a duplex configuration that can be commonly accessed by a plurality of control processors, and more specifically, the present invention relates to a multiprocessor control system having a common device with a duplex configuration that can be accessed in common from a plurality of control processors. The present invention relates to a method for preventing this.
以下では共通装置として記憶装置を例に説明する。In the following, a storage device will be explained as an example of a common device.
従来、１台の制御プロセッサが記憶装置を専有して使用
する単一プロセッサシステムにおいては、制御プロセッ
サのハードウェアあるいはソフトウェアの障害により記
憶装置が破壊された場合には、システムを初期設定する
ことで再開すればよく、記憶装置側ではパリティチェッ
ク等の簡単な障害対策が採られているにすぎなかった。Conventionally, in a uniprocessor system in which one control processor exclusively uses the storage device, if the storage device is destroyed due to a hardware or software failure of the control processor, it is impossible to initialize the system. All it had to do was to restart, and the storage device only had to take simple troubleshooting measures such as parity checks.
一方、高信頼性や多重処理、実時間処理等に対処すべく
、複数の制御プロセッサから記憶装置を共通にアクセス
可能としたマルチプロセッサ制御システムが多用される
様になってきたが、このマルチプロセッサ方式において
は、１つの制御プロセッサが障害になった場合にも、残
るプロセッサで処理が続行できることが大きな利点の１
つであり、そのためには、全プロセッサにとって共通な
記憶装置（共通記憶装置）を、障害となったプロセッサ
の破壊動作から保護する必要がある。On the other hand, in order to cope with high reliability, multiprocessing, real-time processing, etc., multiprocessor control systems in which storage devices can be commonly accessed by multiple control processors have come into widespread use. One of the major advantages of this method is that even if one control processor fails, the remaining processors can continue processing.
For this purpose, it is necessary to protect a storage device common to all processors (common storage device) from destructive operations of the faulty processor.
しかるに、従来の障害対策、例えば前記記憶装置のパリ
ティチェッりだゆでは、障害プロセッサが他の制御プロ
セッサと異種の処理を一見正常に行い、その結果、共通
記憶装置の内容を破壊するという事態を防止することは
不可能であった。However, conventional failure countermeasures, such as the above-mentioned parity check of the storage device, prevent a situation in which a faulty processor performs processing different from that of another control processor seemingly normally, and as a result destroys the contents of the common storage device. It was impossible to prevent it.
即ち、マルチプロセッサ制御システムの場合、共通記憶
装置は２重化構成をとるのが一般的で、通常、両系同期
モードで運転し、片系障害に備えるが、分離モードで片
系通常処理、片系特殊処理という使用法も可能である。That is, in the case of a multiprocessor control system, the common storage device generally has a duplex configuration, and normally both systems are operated in synchronous mode to prepare for a failure in one system, but in separated mode, one system can perform normal processing, A usage called one-sided special processing is also possible.
ところが制御プロセッサ側の障害により、例えば同期モ
ードで運転している時に、成る１つの制御プロセッサが
分離モードで片系に対して特殊処理を行うと、共通記憶
装置の内容が破壊されるという事態が起きる。However, due to a failure on the control processor side, for example, when operating in synchronous mode, if one of the control processors performs special processing on one system in isolated mode, the contents of the common storage device may be destroyed. get up.
本発明の目的は、複数の制御プロセッサからアクセス可
能で特に２重化構成を採る共通記憶装置（一般には共通
装置）を有するマルチプロセッサ制御システムにおいて
、その共通記憶装置の障害対策を強化し、障害となった
プロセッサから共通記憶装置の内容を保護することにあ
る。An object of the present invention is to strengthen measures against failures of the common storage device in a multiprocessor control system having a common storage device (generally a common device) that can be accessed by a plurality of control processors and has a redundant configuration. The purpose is to protect the contents of the common storage device from the processor.
簡単に云えば、本発明は２重化した共通記憶装置を両系
同期して動作させるか、または個別に動作させるかを示
す動作モード記憶手段を、各々共通記憶装置側と制御プ
ロセッサ側とに持たせ、制御プロセッサから共通記憶装
置がアクセスされるたびに、動作モードの照合をとり、
不一致の場合には、その制御プロセッサからのアクセス
動作を禁止することを特徴とするものである。To put it simply, the present invention provides an operation mode storage means on the common storage device side and the control processor side, which indicates whether the duplicated common storage devices should be operated synchronously in both systems or individually. Each time the common storage device is accessed from the control processor, the operating mode is checked,
If there is a mismatch, access operations from the control processor are prohibited.
以下、本発明を図面について詳細に説明する。Hereinafter, the present invention will be explained in detail with reference to the drawings.
第１図は本発明に係るマルチプロセッサ制御システムの
概略構成図を示したものであって、１０（、〜１０ｎは
制御プロセッサ（ＣＰ ）、１１゜１２は各制御プロセ
ッサから共通にアクセス可能な共通記憶装置（ＣＭ）で
ある。FIG. 1 shows a schematic configuration diagram of a multiprocessor control system according to the present invention, in which 10(, to 10n are control processors (CPs), 11° and 12 are common controllers that can be accessed in common from each control processor It is a storage device (CM).
１００８〜１００ｎは各制御プロセッサ対応に持ってい
る動作モード記憶手段（ＭＰ）であり、２００ｏおよび
２００１は各共通記憶装置対応に持っている動作モード
記憶手段（ＭＣ）、３００ｏおよび３００、は成る制御
プロセッサからメモリアクセス要求があった時に、該制
御プロセッサから送られてくる動作モードと自共通記憶
装置内に持つ動作モードとを照合し、一致した場合のみ
アクセス要求を受は付ける機能を有する制御回路（ＣＴ
Ｌ）である。1008 to 100n are operation mode storage means (MP) corresponding to each control processor, 200o and 2001 are operation mode storage means (MC) corresponding to each common storage device, and 300o and 300 are control A control circuit that has a function of, when a memory access request is received from a processor, comparing the operating mode sent from the control processor with the operating mode stored in its own common storage device, and accepting the access request only when they match. (CT
L).
１３は成る特定の制御プロセッサ等から共通記憶装置１
１，１２に対して同期モードあるいは分離モード等の動
作モードの設定を指示すると共に、その動作モードを他
の制御プロセッサに通知する信号線であり、１４ｏ〜１
４ｎは各制御プロセッサと共通記憶装置１１，１２の間
でデータを読み書きする際に必要なアドレス、データ、
動作モード、各種制御信号を送受する信号線である。13 is a common storage device 1 from a specific control processor etc.
This is a signal line that instructs 1 and 12 to set an operation mode such as synchronous mode or separation mode, and also notifies other control processors of the operation mode.
4n is an address, data, etc. necessary for reading and writing data between each control processor and the common storage devices 11 and 12;
This is a signal line that transmits and receives operating mode and various control signals.
このような構成において、制御プロセッサ１０ｏ〜１０
ｎ のいずれか、例えば制御プロセッサ１０１が共通記
憶装置１１，１２をアクセスしてデータの読み書きを行
う場合、アドレス、データ（書込みの場合）、リード／
ライト制御信号等に、自装置内の動作モード記憶手段１
００、に設定されている動作モードを付加して信号線１
４、に送出する。In such a configuration, the control processors 10o to 10
n, for example, when the control processor 101 accesses the common storage devices 11 and 12 to read and write data, the address, data (in the case of writing), read/write, etc.
Operation mode storage means 1 within the own device for write control signals, etc.
00, and add the operation mode set to signal line 1.
4. Send to.
他の制御プロセッサが共通記憶装置１１゜１２をアクセ
スする場合も同様である。The same applies when other control processors access the common storage devices 11 and 12.
共通記憶装置１１．１２では、制御プロセッサ側からメ
モリのアクセス要求があると、制御回路３００ｏ 。In the common storage device 11.12, when there is a memory access request from the control processor side, the control circuit 300o.
３００１により自装置内の動作モード記憶手段２００ｏ
、２００、の内容と制御プロセッサから送られてきた動
作モードとを照合し、一致した場合、そのアクセス要求
を受は付け、メモリの読み書き動作に入る。3001, the operation mode storage means 200o within the own device
, 200 and the operation mode sent from the control processor, and if they match, the access request is accepted and the memory read/write operation begins.
一方、不一致の場合には、不一致信号を該当制御プロセ
ッサに送出するか、あるいは無応答とし、メモリの読み
書き動作を禁止する。On the other hand, if there is a mismatch, a mismatch signal is sent to the corresponding control processor, or there is no response, and memory read/write operations are prohibited.
これにより、例えば共通記憶装置１１，１２が同期キー
ドで運転している時に、制御プロセッサ側の障害により
、ある１つの制御プロセッサが分離モードで片系に対し
て特殊処理を行うべく、例えば一方の共通記憶装置１１
にメモリアクセス要求を出しても、該アクセス要求は禁
止されるため、共通記憶装置１１の内容が破壊されるこ
とはない。As a result, for example, when the common storage devices 11 and 12 are operating in synchronous key mode, one control processor may perform special processing on one system in isolation mode due to a failure on the control processor side. Common storage device 11
Even if a memory access request is issued, the access request is prohibited, so the contents of the common storage device 11 will not be destroyed.
各制御プロセッサ１０６〜１０ｎ内に持つ動作モード記
憶手段１００ｏ〜１００ｎの内容を共通記憶装置１１．
１２の動作モード記憶手段２００ｏ。The contents of the operation mode storage means 100o to 100n in each control processor 106 to 10n are stored in the common storage device 11.
12 operation mode storage means 200o.
２００１のそれと合致させるには次のようにすればよい
。To match that of 2001, do the following.
例えば制御プロセッサ群１０８〜１０ｎのうちの制御７
’ロセツサ１０ｏがマスタプロセッサの機能を有すると
した場合、システムの運転開始時、或いは運転中に共通
記憶装置１１，１２の動作モードを切替える必要が生じ
た際、制御プロセッサ１０ｏから信号線１３に対して同
期モードあるいは分離モードを示すモード情報を送出す
る。For example, the control 7 of the control processor groups 108 to 10n
'If the processor 10o has the function of a master processor, when the system starts operating or when it becomes necessary to switch the operation mode of the common storage devices 11 and 12 during operation, the control processor 10o connects the signal line 13 to mode information indicating synchronization mode or separation mode.
同時に、このとき制御プロセッサ１０ｏは自装置内の動
作モード記憶手段１００ｏを該当動作モードに設定する
。At the same time, the control processor 10o sets the operation mode storage means 100o in its own device to the corresponding operation mode.
他の制御プロセッサ１０、〜１０ｎでは、信号線１３か
ら到来したモード情報を自装置内の動作モード記憶手段
１００、〜１００ｎに記憶し、同様に、共通記憶装置１
１，１２では各各動作モード記憶手段２００ｏ、２００
１に記憶する。The other control processors 10, ~10n store the mode information arriving from the signal line 13 in the operation mode storage means 100, ~100n within their own devices, and similarly, the common storage device 1
1 and 12, each operation mode storage means 200o, 200
Store in 1.
これは制御プロセッサ１０ｏ〜１０ｎのうちの特定のプ
ロセッサ（マスタプロセッサ）により動作モードを設定
する場合であるが、各制御プロセッサ１０ｏ〜１０ｎが
対等の場合は、動作モードを切替える必要の生じた制御
プロセッサが任意に該当モード情報を信号線１３に送出
するようにすればよい。This is a case where the operation mode is set by a specific processor (master processor) among the control processors 10o to 10n, but if the control processors 10o to 10n are equal, the control processor that needs to switch the operation mode may arbitrarily send the corresponding mode information to the signal line 13.
第２図は共通記憶装置１１内の制御回路３００゜の具体
例を示したもので、共通記憶装置１２の制御回路３００
１ も全く同様である。FIG. 2 shows a specific example of the control circuit 300° in the common storage device 11.
1 is exactly the same.
第２図において、メモリ要求選択回路２０は、信号線１
４ｏ〜１４ｎを通して到来する各制御プロセッサのメモ
リアクセス要求が競合した場合、予め定めた優先順位等
に従っていずれか１つのメモリアクセス要求を選択する
部分である。In FIG. 2, the memory request selection circuit 20 has a signal line 1
When memory access requests from the control processors 4o to 14n compete with each other, one of the memory access requests is selected according to a predetermined priority order.
各制御プロセッサ対応の信号線１４ｏ〜１４ｎは、各々
、アドレス、データ、リード／ライト制御信号等が乗る
Ａ線と、動作モードが乗るＢ線で構成されているとする
。It is assumed that the signal lines 14o to 14n corresponding to each control processor are each composed of an A line carrying address, data, read/write control signals, etc., and a B line carrying an operation mode.
メモリ要求選択回路２０により成る制御プロセッサのメ
モリアクセス要求が選択されると、そのうちのアドレス
、データ（書込みの場合）、リート／ライト制御信号等
は出力線２１−Ａに現われ、動作モードは出力線２１−
Ｂに現われる。When a memory access request of the control processor consisting of the memory request selection circuit 20 is selected, the address, data (in case of writing), read/write control signal, etc. appear on the output line 21-A, and the operation mode is determined by the output line. 21-
Appears in B.
一方、該共通記憶装置１１のその時の動作モード（運転
中のモード）は、マスタプロセッサあるいは任意の制御
プロセッサより信号線１３を通して動作モード記憶手段
２００ｏに設定されている。On the other hand, the current operating mode (operating mode) of the common storage device 11 is set in the operating mode storage means 200o through the signal line 13 from the master processor or any control processor.
照合回路２２は出力線２１−Ｂに現われる動作モードと
動作モード記憶手段２００ｏの内容とを照合し、致した
場合はゲート２３を動作して、出力線２１Ａ上の読み書
きの際に必要な情報群を記憶装置本体（図示せず）に与
えるが、不一致の場合はゲート２３を不動作にし、その
メモリ読み書き動作を禁止する。The collation circuit 22 collates the operation mode appearing on the output line 21-B with the contents of the operation mode storage means 200o, and when a match is found, operates the gate 23 to store the information group necessary for reading and writing on the output line 21A. is applied to the main body of the storage device (not shown), but if they do not match, the gate 23 is made inactive and the read/write operation of the memory is prohibited.
以上、共通記憶装置を例に説明したが、本発明によれば
、一般に共通装置内の動作モードと共通装置へアクセス
を行った制御プロセッサの動作モードとが一致していな
いと、そのアクセス動作は禁止されるので、例えば同期
モードで両共通装置を使用する通常処理の運転中に、あ
る制御プロセッサからの片系を使用した特殊処理による
アクセスで、その片系の内容を破壊するというような障
害プロセッサによる共通装置破壊を防止することができ
る利点がある。Although the explanation has been given above using a common storage device as an example, according to the present invention, generally speaking, if the operating mode within the common device and the operating mode of the control processor that accessed the common device do not match, the access operation will be interrupted. For example, during normal processing that uses both common devices in synchronous mode, access from a certain control processor by special processing using one system may destroy the contents of that system. There is an advantage that destruction of common devices by the processor can be prevented.
第１図は本発明の一実施例の全体構成図、第２図は第１
図の共通記憶装置内の制御回路の具体例構成図である。
１０ｏ〜１０ｎ・・・・・・制御プロセッサ、１１゜１
２・・・・・・共通記憶装置、１３ 、１４ｏ〜１４ｎ
・・・・・・信号線、１００ｏ〜１００ｎ 、２００ｏ
。
２００１・・・・・・動作モード記憶手段、３００ｏ
。
３００１・・・・・・制御回路。FIG. 1 is an overall configuration diagram of an embodiment of the present invention, and FIG.
FIG. 3 is a specific example configuration diagram of a control circuit in the common storage device shown in the figure. 10o~10n...Control processor, 11゜1
2... Common storage device, 13, 14o to 14n
・・・・・・Signal line, 100o~100n, 200o
. 2001...Operating mode storage means, 300o
. 3001...Control circuit.
Claims (1)
ら共通にアクセス可能で２重化構成を採る共通装置とを
有するマルチプロセッサ制御システムにおいて、各制御
プロセッサおよび共通装置に、前記共通装置が両系同時
に動作しているか個別に動作しているかを示す情報（以
下、動作モードという）を記憶する動作モード記憶手段
を設け、各制御プロセッサは共通装置をアクセスする際
に、該アクセスに必要な情報に動作モードを付加して共
通装置へ送り、共通装置は制御プロセッサから送られて
きた動作モードと自装置内に記憶されている動作モード
とを照合し、一致した場合のみ制御プロセッサからのア
クセスを受は付けることを特徴とするマルチプロセッサ
制御システム。 ２ 各制御プロセッサおよび共通装置内の動作モード記
憶手段へ記憶する動作モードは、複数の制御プロセッサ
のうちの特定のプロセッサにより他のプロセッサおよび
共通装置へ通知することを特徴とする特許請求の範囲第
１項記載のマルチプロセッサ制御システム。 ３ 各制御プロセッサおよび共通装置内の動作モード記
憶手段へ記憶する動作モードは、共通装置の動作を切替
える必要の生じた任意の制御プロセッサより他のプロセ
ッサおよび共通装置へ通知スることを特徴とする特許請
求の範囲第１項記載のマルチプロセッサ制御システム。[Scope of Claims] 1. In a multiprocessor control system having a plurality of control processors and a common device that is commonly accessible from these control processors and has a duplex configuration, each control processor and common device has the common device. An operating mode storage means is provided to store information indicating whether both systems are operating simultaneously or individually (hereinafter referred to as operating mode), and each control processor, when accessing a common device, stores the information necessary for the access. The common device compares the operation mode sent from the control processor with the operation mode stored in its own device, and only if they match, sends the information from the control processor to the common device. A multiprocessor control system characterized by receiving and receiving access. 2. The operation mode stored in the operation mode storage means in each control processor and the common device is notified to other processors and the common device by a specific processor among the plurality of control processors. The multiprocessor control system according to item 1. 3. The operation mode stored in the operation mode storage means in each control processor and common device is characterized in that any control processor that needs to switch the operation of the common device notifies other processors and the common device. A multiprocessor control system according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55044125A JPS5831020B2 (en) | 1980-04-04 | 1980-04-04 | multiprocessor control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55044125A JPS5831020B2 (en) | 1980-04-04 | 1980-04-04 | multiprocessor control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56143067A JPS56143067A (en) | 1981-11-07 |
| JPS5831020B2 true JPS5831020B2 (en) | 1983-07-02 |
Family
ID=12682875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55044125A Expired JPS5831020B2 (en) | 1980-04-04 | 1980-04-04 | multiprocessor control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831020B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2635063B2 (en) * | 1987-12-14 | 1997-07-30 | 株式会社日立製作所 | System control unit |
| JP6111605B2 (en) * | 2012-11-08 | 2017-04-12 | 日本電気株式会社 | Computer system, computer system diagnostic method and diagnostic program |
-
1980
- 1980-04-04 JP JP55044125A patent/JPS5831020B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56143067A (en) | 1981-11-07 |
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