JPS5826879B2 - Ｔｄｍ通信システムにおける信号およびフレ−ミング装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、フレーム編成データまたは通話伝送を用いる
デジタル電話通信方式におけるＰＣＭ信号装置とリフレ
ーミング装置に関するものである。

在来のＤ２（デジタル通信方式の第２世代の意）チャネ
ルバンクパターンは、奇数フレームの１９３番目のビッ
トを用いてフレーム同期信号トして繰返しパターン１０
１０・・・・・・を有している。

偶数フレームの１９３番目のビットは第６及び第１２フ
レームの０１と１０転換によるこれらのフレームの識別
に用いる繰返しパターン ０００１１１・・・を与えるのに用いられる。

次に各チャネルの第８のビットは、それぞれのチャネル
に関する監視信号に用いることができる。

この在来のパターンは、同じＴ１ラインの上のＤ２信号
方式と組合わさっている共通線信号方式を行なえるよう
になっていない。

しかしながら、Ｄ２信号方式と共通線信号方式とを組合
わせて行ないうろことはデジタル中心局を遠隔ラインス
イッチとの間の信号にとって例えば次のような多くくの
理由で非常に望ましいであろう： （１）遠隔ラインスイッチからデジタル中心局へのコマ
ンド情報は（ａ）ラインスイッチが走査によって検出し
た回線の新しい捕捉を報告すること、（ｂ）ラインスイ
ッチによって検出された故障を報告すること及び（ｃ）
パーティテストの結果を報告することなどの機能に対し
て必要なこεがある。

（２）デジタル中心局から遠隔ラインスイッチへのコマ
ンド情報は（ａ）回線の割当てをＴ１ラインのチャネル
に要求すること、（ｂ）回線の復旧をＴ１ラインのチャ
ネルから要求すること、（ｃ）適当な呼出し符号を含む
呼出し信号を回線に要求すること、（ｄ）回線の試験を
要求すること、（ｅ）硬貨式公衆電話線の場合の硬貨投
入制御を要求すること、（ｆ）行われるべき保守機能を
要求すること及び（ｇ）多数共同線において呼びを発す
るパーティを識別するパーティテストを要求することな
どの機能を必要とすることがある。

（３）コマンド情報はまたデジタル中心局にある制御装
置と遠隔ラインスイッチにある制御装置との間に要求さ
れることがある。

共通線信号方式は２つの制御装置の間に専用通信リンク
を与える望ましい方法であろう。

（４）コマンド信号に加えて、１つのチャネルに割当て
られた回線に対して遠隔ラインスイッチとデジタル中心
局との間の監視信号を与えることが必要なことがある。

これは加入者線回路とデジタル中心局との間のダイヤル
パルス、フックフラッシュ、及び切断信号の送信を含む
。

ある場合には、デジタル中心局から特殊のライン回路に
監視情報を送ることがまた望ましい。

例えばある場合にそのライン回路に応答監視を戻して加
入者線に蓄電池の逆転を生じさせることが必要である。

Ｄ２２号方式は、遠隔ラインスイッチとデジタル中心局
との間に監視情報とダイヤルパルス情報とを通信する好
ましい方法を与える。

この方法で加入者線からの監視及びダイヤルパルス信号
は、中心局においてトランク信号に非常に似ているよう
に思われる。

従って中心局における多くのパルス受信と監視論理はそ
のときラインとトランクとの取扱いの間に分割されるこ
とができる。

監視及びダイヤルパルス情報のためにＤ２２号方式を用
いることは、Ｔ１ラインの上で共通線信号方式とＤ２２
号方式を結合することが以前は可能でなかったというこ
とに問題がある。

以前に示唆されたこの問題に対する幾つかの可能な解決
は、次のものを含む： （１） 共通線信号方式だけを使うこと。

この方法では、遠隔ラインスイッチにある論理は、遠隔
ラインスイッチがダイヤルパルスの計数、フラッシュの
検出及び切断のタイミングを行わなければならないので
、かなり増やされる。

またこの方法は、遠隔ラインスイッチにトランク回路を
挿入するというような将来起り得る追加に対して多少融
通性がない。

Ｄ２２号方式がＴ１ラインに与えられる場合、信号装置
は中心局の論理によって制御されるこれらのトランク回
路に必要な監視信号を与えるのに完全に利用できる。

しかし共通線信号方式だけしか利用できない場合は、遠
隔ラインスイッチの論理はウィフク、ディレイド・ダイ
ヤル、等のような必要なトランク信号を与えるようにさ
らに増やさなければならない。

（２）Ｄ２２号方式を共通チャネルとして２４通話チャ
ネルの中の１つと共に用いること。

この方法はＴＩラインのトラヒック処理能力を２３チヤ
ネルに減らすので望ましくない。

次の説明はこの技術の現状を示す３つの従来技術の米国
特許に関する簡単な説明である。

米国特許第３，５４１，４５６号。

この特許は１０または０１の繰返し論理パターンについ
てリフレーミングする迅速リフレーム装置を示す。

フレームの中のすべてのビットは、フレーミング候補に
ふされしい１つしかもただ１つをこのあとで信頼検査を
しないで見出すように調べられる。

この特許は、正規モードの違反検出回路をリフレーミン
グ回路と共有するという考え方を教えていない。

この回路は、共通線信号方式とＤ２２号方式の結合を示
唆していない。

この回路はＲＯＭ制御順序機械もＲＡＭ記憶装置も用い
ていない。

米国特許第３．９４０，５６３号。

この特許は、Ｄ２チャネルバンクからＴ１ライン上の０
１０１０１及び０００１１１の繰返しパターンの組合せ
を含むデジタル論理パターンにリフレーミングして２ｋ
Ｈｚ信号音上に誤ってフレーミングする確率を減らすた
めの方法を開示している。

この特許は、フレームのすべてのビットを調べないで、
１つしかもただ１つのフレーミング候補を探す。

従って見せかけの候補に誤ってリフレームすることがあ
る。

この方法は、共通線信号方式とＤ２２号方式の結合した
ものを与えない。

この特許は、ＲＯＭ制御順序機械もすべてのフレーミン
グビット候補のＲＡＭ記憶装置をも用いることを教えな
い。

米国特許第４，０１６，３６８号。

１９７７年４月５日に認可されたこの特許は、本発明と
同じ譲受人に譲渡される。

それは過渡トリガリングに対する防護をもっている正規
モード違反検出とリフレーミングに対する探索モードを
与えるＲＯＭ制御順序機械を開示している。

しかしこの発明は、すべてのフレーミングビット候補に
対してＲＡＭ記憶装置を用いないし、１つそしてただ１
つのフレーミング候補に対するフレームのすべてのビッ
トの検査を示唆していない。

従ってそれは見せかけの候補の上のリフレーミングに対
して本発明のように高い度合の保護を与えない。

この方式はまた共通線信号方式とＤ２２号方式の結合を
与えない。

本発明の目的は、通常の通信サービスに対してすべての
ＰＣＭ通信チャネルを保ちながら、同じデジタル伝送線
の上で共通線信号方式とＤ２２号方式とを結合する改良
信号方法と機構を与えることである。

また本発明の目的は、迅速な同期はずれ検出とリフレー
ミングを与えることである。

本発明は、ＯＯ０１］、 １・・・・・・パターンにつ
いて上述のようにこのパターンの在来の用法を乱さない
で、従って共通線信号方式に対する１０１０・・・パタ
ーンのビット位置を自由にするフレーム同期に用いる装
置を提供する。

これは共通チャネルコマンドを運ぶ８ビツトのバイトが
、蓄積のために伝送される４キロビツトのチャネルにお
いて達成される。

指令が伺も送られないとき、同期バイト１０１１１００
０は連続的共通チャネルに送られる。

指令の開始は非同期バイトによって示される。共通チャ
ネルコマンドは同期バイトの伝送に戻ることによって終
りになる。

また本発明は、正規モードと探索モードを含む新規の同
期はずれ検出装置とリフレーミング装置ヲ含んでいる。

正規モードにおいては、フレーミング回路は、フレーミ
ングビット位置（すなわち偶数フレームの１９３番目の
ビット）だけで標本化して同期はずれ状態を監視する。

探索モードにおいては、フレーミング回路は、３８６の
連続するビット位置をフレーミング違反が１つを除くす
べてのビットに起るまで試験する。

従って、１度に数ビツト位置のサブセットを試験する在
来のフレーミング回路と同様に、一時的にフレーミング
パターンを含む非フレーミングビットについてリフレー
ミングの危険はない。

これは、フレーミングパターンが０００１１１・・・で
あるので、各ビット位置の３つの先行標本を現在の標本
と一緒に調べることを要求する。

これらの４ビツトの１６の可能な組合せの中で、６つの
組合せが妥当なパターンであり１０の組合せが無効であ
る。

本発明はまた、ある他の６ビツトパターンにフレーム同
期を与えて、共通線信号方式とＤ２信号方式とを結合さ
せる。

最初に本発明は、説明を簡単にするためにＴＩライン方
式で信号回路をもつデジタル中心局に関して、ここに提
示されているが、本発明はまた信号回路が幾つかのＴ１
ラインを多重化したのちにスーパーハイウェイ方式によ
っているデジタル中心局に関しても適用できる。

まず第１図を参照すると、電話接続を含む通信を設定し
たり復旧したりするデジタルスイッチング方式が示され
ている。

１０１で表わされている遠隔ラインスイッチＬＳは、ラ
インまたはトランクからなる複数のパス１０１−０ない
し１０１−Ｎに用いる。

Ｔ１ライン１０２（スパン終端装置ユニツ）ＳＴＥを含
む。

）を経てもう１つのラインスイッチ１０４と直列に接続
されているラインスイッチ１０１がデジタル中心局１０
３と一緒に示されている。

追加の幾つかのラインスイッチがまたループになって接
続できる。

種々のラインスイッチがＴ１ラインのチャネルを分担す
る。

ラインスイッチ１０１が唯一のラインスイッチである場
合、図に示された点線の接続１０５が適用される。

通常は、２つのＴ１ラインがラインスイッチとデジタル
中心局との間に設けられるが、図を簡単にするために１
つだけが示されている。

デジタル中心局からラインスイッチへのＰＣＭ伝送は、
周知のように２つの導体からなるパス１０２Ａを通って
行われ、ラインスイッチからデジタル中心局へのＰＣＭ
伝送は、やはり２つの導体から成るパス１０２Ｂを経て
行われる。

本発明によれは、共通線信号方式とＤ２信号方式は、在
来の２４通信チャネルと組合わさってＴ１ラインを経て
行われる。

第１図に示したように、ラインスイッチＬＳのさらに詳
細な内容は第２図にあり、デジタル中心局のさらに詳細
は第３図にある。

第１図に示したように、デジタル中心局は複数のライン
スイッチを扱うことができる。

次に第２及び第３図を参照する。

第２Ｂ図を第３Ａ図の上におくと、それらは一緒になっ
てデジタル中心局と相互接続される単一ラインスイッチ
となる。

第３図から第２図へのパスは、３３４で表わしたＴ１デ
ータ・アウト・パスＴＩ−ＤＯ１Ｔ１インターフェイス
・アウト３３５（ユニポーラ−バイポーラ信号変換を行
う）、パス３３６゜３３７で表わしたスパン成端装置Ｓ
ＴＥ、第３Ａ図から第２Ｂ図へのパス１０２Ａ、スパン
成端装置２１５、パス２１６、Ｔ１インターフェイス・
イン２１７（バイポーラ−ユニポーラ信号変換を行う）
、及びＴ１データ・インリ執（ＴＩ −ＤＩ）２１９を
含むことが分かるであろう。

また、第２Ｂ図から第３Ａ図へのパスは、Ｔ１データ・
アウト・パス（ＴＩ−ＤＯ）２０９、Ｔ１インターフェ
イス・アウト２１０（ユニポーラ−バイポーラ変換を行
う）、パス２１１．スパン成端装置２１２、第２Ｂ図か
ら第３Ａ図へのパス１０２Ｂ、スパン成端装置３３９、
パス３４０、Ｔ１インターフェイス・イン３４１．（パ
イボーラーユニポ−ラ信号変換を行う）及びＴ１データ
・イン・パスＴ １−Ｄ Ｉ ３４２を含むことが分か
る。

レピータ（図示なし）は選択的にＴ１パスに含まれても
よい。

共通線信号方式は、第２Ａ図において２３１で表わしで
あるラインスイッチ制御装置ＬＳ−ＣＴＲと第３Ｂ図に
おいて３０５で表わしであるデジタル中心局制御装置Ｃ
０−ＣＴＲ（マイクロプロセッサであってもよい）との
間に専用４キロビット通信リンクを与える。

これは第２Ｂ図の共通チャネル・センダーレシーバ２４
７、第３Ａ図の共通チャネルセンダ３２７及び第３Ｂ図
の共通チャネルレシーバ３５２を含む。

ラインスイッチＬＳによってデジタル中心局ＣＯに送ら
れる代表的な共通チャネル・コマンドは次のものを含む
： １、 ラインスイッチが走査によって検出したライン捕
捉の報告。

２、ラインスイッチの中で検出された故障の報告。

３、パーティ試験結果の報告。

デジタル中心局によってラインスイッチに送られる代表
的な共通チャネル・コマンドは次のものを含む： １、あるチャネルへの加入者線の割当て、またはあるチ
ャネルからの回線の復旧の要求。

２、適当な呼出し信号符号を含むラインへの呼出し信号
の要求。

３、あるラインの試験の要求。

４、硬貨式公衆電話の場合の硬貨投入れ制御の要求。

５、行われるべき保守機能の要求。

６、回線上のパーティを識別するパーティ試験の要求。

Ｄ２信号方式は、第２Ａ及び２Ｃ図における２０１−０
及び２０１−Ｎのようなライン回路と第３Ｂ図において
３０５で表わされているデジタル中心局制御装置Ｃ０−
ＣＴＲとの間に監視情報の通信を１チヤネルを割当てら
れたライン及びトランクに対して与える。

これは第３Ａ図のＤ２信号センダ３２５及び第３Ｂ図の
Ｄ２信号レシーバ３６０を含む。

これは、加入者回路とデジタル中心局との間にダイヤル
パルス、フックフラッシュ及び切断信号の送信を含む。

第１４図の詳細なラインスイッチ回路に最もよく示され
ているように、これらはＡ及びＢビットを用いてライン
回路制御装置１４１０からデータセレクタ１４０８を経
て送られる。

ある場合には、監視情報をデジタル中心局から特別のラ
イン回路へフリップフロップ１４２８と１４２７及びラ
イン回路制御装置１４３７へのＡとＢリードを経て送る
ことも望ましい。

例えは、ある場合には、ライン回路にダイヤル開始と応
答監視を戻して、ラインの上に蓄電池の逆転を生じさせ
ることが必要である。

この方法の場合には、加入者線からの監視とダイヤルパ
ルス信号は、中心局においてはトランク信号と非常によ
く似て見える。

遠隔ＬＳにあるライン回路と中心局との間の完全Ｄ２信
号能力は、遠隔ＬＳにある任意の形式のトランク回路（
例えば遠隔ＬＳの領域にあるＰＢＸに接合するためのグ
ランドスタートトランク）に接続する融通性を与える。

第１４図の１４０８、第２Ａ図の２０４及び第２Ｂ図の
２０６と２０８のようなデータ・セレクタは、ラインス
イッチからＴ１ラインを通ってデジタル中心局へ送られ
るべき情報のフォーマットを適当に作るための適切な入
力を選定する。

この目的のタイミングはあとで説明する。

第３Ａ図のデータセレクタ３２９．３３１及び３３３は
、デジタル中心局からＴＩトランク通ってラインスイッ
チへ送られるべき情報のフォーマットを適当に作るため
に図示の適当な入力を選定する。

この目的のタイミングはあとで説明する。

第３図に示したデジタル中心局１０３は、１．５４４メ
ガビツトクロツク・インパルスを中心局にパスＢＣ３０
１を通って与える第３Ａ図にある制御用中心局クロック
（ＣＯクロック）３００を含む。

このクロックはまた、出力パルス１９３をＢＣパス３０
２を通って中心局へ各１９３番目のビットの時間に与え
る。

ＢＣインパルスは、第１２図のタイミング線図Ａ、Ｂ及
びＪに示されている。

これらのビットクロック信号と１９３番目のビットクロ
ック信号は、第３Ａ図のクロック復号回路３１９を制御
、すなわちＴ１ラインを通って中心局からラインスイッ
チへゆく信号を制御する。

伝送の遅れが、Ｔ１ライン接続に起るが、第２Ｂ図の２
１７で表わしたＴ１インターフェイス・イン（Ｔ Ｉ
Ｉ ＮＴ−ＩＮ）は、ビット・クロック・タイミング
を引出して、第２図のラインスイッチ回路と第１４図の
ライン回路に分配されるビット・クロック信号ＢＣ２１
Ｂとを与える。

第２Ｃ図のフレーミング回路２２１は、このビットクロ
ック信号とＴＩ−ＤＩ信号とを受けて、それがリード２
２２を通ってクロック復号回路２２４に供給するフレー
ミングクロック信号ＦＣを導く。

このフレーミングクロック信号は、Ｔ１ラインを通って
受けた３８６番目のビット毎に１パルスを含んでいる。

クロック復号回路２２４は、タイミング信号をラインス
イッチに与える。

フレーミングがなくなると、フレーミング回路はそれを
検出してフレーミングを回復する。

第２Ｂ図のＴＩ ＩＮＴ−ＩＮ回路２１７は、ビット
位置合せされた信号をＴＩＩＮＴ−ＯＵＴ回路２１０に
与えてラインスイッチ回路から中心局へパス１０２Ｂを
通って送られるＴＩ −ＤＯ信号を位置合せする。

中心局においては、第３Ｂ図のフレーミング回路３４４
は、フレーミングクロック信号ＦＣ３４５を復号回路３
４７とフレーム位置合せ回路３４３とへ３８６番目のビ
ット位置毎に与える。

フレーミングがなくなると、フレーミング回路３４４は
、それを検出してフレーミングを回復する。

フレーミング位置合せ回路３４３はまた、デジタル・ス
イッチング・マトリックス３７３にビット位置合せ信号
とフレーム位置合せ信号を与える。

第２Ａ及び２Ｃ図のライン１０１−０と１０１−Ｎとの
間の通信結線は、ライン１０１−０から１０１−Ｎへの
伝送のための第１のパスとライン１０１−Ｎから１０１
−０への伝送のための第２のパスを含む。

例えは、ＰＣＭチャネル３がライン１０１−０に割当て
られ、ＰＣＭチャネル１７がライン１０１−Ｎに割当て
られていると仮定する。

第１のパスは、第２Ａ図のライン１０１−０からライン
回路２０１−０の符号器、ＬＣ−ＤＯ１２０２−０、デ
ータセレクタ２０４、ＬＣ−ＤＯ２０５、第２Ｂ図のデ
ータセレクタ２０６、パス２０７、データセレクタ２０
８、ＴＩ−ＤＯ２０９、ＴＩ ＩＮＴ−ＯＵＴ２１０
、パス２１１．５ＴＥ２１２、チャネル３のＴ１ライン
１０２のパス１０２Ｂ、第３Ｂ図の５ＴＥ３３９、パス
３４０、ＴＩ ＩＮＴ−ＩＮ３４１．Ｔｌ −ＤＩ３
４２、フレーム位置合せ回路３４３、パス３０４を経て
チャネル３にあるデジタル・スイッチング・マトリック
スに入り、タイムスロット交換を用いてチャネル１７に
あるマトリックス３７３を出て、それから第３Ａ図のパ
ス３０３、データセレクタ３２９、パス３３０、データ
セレクタ３３１．パス３３２、データセレクタ３３３、
ＴＩ−ＤＯ３３４、ＴＩ ＩＮＴ−ＯＵＴ３３５、パ
ス３３６．５ＴＥ３３７、タイムスロット１７の中のＴ
１ライン１０２のパス１０２Ａ、第２Ｂ図の５ＴＥ２１
５、パス２１６、ＴＩ ＩＮＴ−ＩＮ２１７、ＴＩ−
ＤＩ２１９、及び第２Ｃ図のライン回路２０１−Ｎの復
号器を経てライン１０１−Ｎへ至るものになろう。

第２のパスは、第２Ｃ図のライン１０１−Ｎからライン
回路２０１−Ｎの符号器、第２Ａ図のデータセレクタ２
０４へのパス２０２−Ｎ、第２Ｂ図のデータセレクタ２
０６へのＬＣ−ＤＯ２０５、パス２０７、データセレク
タ２０８、Ｔ Ｉ −Ｄ。

２０９、ＴＩ ＩＮＴ−ＯＵＴ２１０、パス２１１．
５ＴＥ２１２、経てチャネル１７のＴ１ライン１０２の
パス１０２Ｂを通って第３Ｂ図の５ＴＥ３３９に至り、
パス３４０、ＴＩ ＩＮＴ−ＩＮ３４１、ＴＩ−ＤＩ
３４２を経て位置合せ回路３４３からパス３０４を経て
チャネル１７にあるデジタル・スイッチング・マトリッ
クス３７３に入り、タイムスロット交換によってチャネ
ル３の中の３７３から出て、次にパス３０３を経て第３
Ａ図のデータセレクタ３２９に至り、パス３３０、デー
タセレクタ３３１．パス３３２、データセレクタ３３３
、ＴＩ−ＤＯ：１３４、Ｔ１１ＮＴ−ＯＵＴ３３５、パ
ス３３６．５ＴＥ３３７、タイムスロット３のＴ１ライ
ン１０２のパス１０２Ａ、第２Ｂ図の５ＴＥ２１５、パ
ス２１６、ＴＩ’ ＩＮＴ−ＩＮ２１７、Ｔ Ｉ −
Ｄ Ｉ２１９、及び第２Ａ図のライン回路２０１−０の
復号器を経てライン１０１−０に至る。

デジタル・スイッチング・マトリックス３７３を介して
の２つの異なるラインスイッチ間の呼びの時には、同じ
チャネル番号が利用できる場合には、２つのライン回路
に割当てることができる（しかし異なるＴ１ラインの上
で）。

第２Ｂ図のＴ Ｉ −Ｄ Ｉ信号をパス２１９からデー
タセレクタ２０６と２０８を経て２０９で表わしたデー
タ・アウト・パスＴＩ−ＤＯへ戻すことによって中心局
からの信号を同じＴ１ラインにある他のラインスイッチ
に到着させることができ、また中心局からの２，３の信
号をそれに戻すことができる。

第２図のラインスイッチＬＳの内部では、無通話チャネ
ルは、Ｔ１ データ・イン（ＴＩ−ＤＩ）からＴ１デー
タ・アウト（Ｔｌ−ＤＯ）へ第２図のデータセレクタ２
０６と２０８を介して簡単に切替えられる。

これはこれらのチャネルの中の情報を２つ以上のライン
スイッチがＴ１ラインループに含まれている場合、この
ラインスイッチを通ってＴ１ライン上にある他のライン
スイッチへゆかせる。

またこのラインスイッチによって受けられた共通チャネ
ル・コマンドは、そのコマンドがＴ１ラインにある別の
ラインスイッチに向けられている場合、Ｔ１ラインの上
を回送される。

普通には共通線信号ビットの間、共通チャネル・コマン
ド・ビットは、ＴＩ−ＤＩ （ＤＡＴＡ −ＩＮ）から
ＴＩ−ＤＯ（ＤＡＴＡ−ＯＵＴ）へデータセレクタ２０
６と２０８を介して直接に回送される。

しかしこのラインスイッチに対する共通チャネルセンダ
がコマンドを送信している間は、データセレクタ（第２
Ｂ図の２０８）は共通チャネルビット位置の間共通チャ
ネルセンダを選択する。

共通チャネルレシーバが、コマンドが送られている時間
の間にコマンドを受ける場合、第２Ａ図のラインスイッ
チ制御装置ＬＳ−ＣＴＲはこのコマンドを蓄積する。

次にＬＳ−ＣＴＲは前のコマンドを送り終ったあとで、
Ｔ１ラインにこのコマンドを再送信することができる。

従って受けられたコマンドは蓄積されて回送される。

ラインスイッチＬＳの中に割当てられたチャネルの場合
、チャネル時間の所要時間の間のチャネル・ストローブ
・パルスは、第２Ａ図の２２０−〇のようなチャネルに
割当てられたエネーブルパス（ＥＮＡＢＬＥ）を通って
ライン回路ＬＣに送られる。

次に選はれたＬＣは、このチャネルの間に８ビット符号
化通話標本を受ける。

この８ビット標本は、ＬＣのＣ０ＤＥＣの復号器部分に
供給される。

この同じチャネル時間の間に、符号器からの８ビット通
話標本は、データセレクタを経てＴ１ラインへゆ＜ＬＣ
−ＤＯラインに供給される。

従って、割当てられたチャネルの場合に、符号器からの
８ビット通話標本がラインからライン回路ＬＣの上の復
号器へ送られる８ビット通話標本の代りにＴ１ライン上
に置かれる。

この回路はまた、情報をＬＣに第２Ｃ図のパスＬＳＢＣ
２２６とＡＢＳ２２７を通って与えて、Ｄ２信号ビット
位置の発生を識別する。

これは、ライン回路にそのチャネル時間の間に通話標本
の最小有意ビットからの挿入−抽出Ｄ２信号情報である
かないかを知らせる。

データセレクタ２０６ 第２Ａ図に示したように、ＮＡＮＤゲート２３８は、３
つの入力をもっている。

第１の入力Ｂ／Ｉ ２３７が「話中」、すなわちライン
スイッチのチャネルが１つのラインに割当てられたこと
を示し、第２の入力２８０が「１９３番目のビットでな
い」を示し第３の入力ＭＢ２２３が正規のモードを示し
ている場合、復号器２２０を経るパス２３９の上のゲー
ト２３８の出力は、ライン回路を使用可能にでき、第２
Ｂ図のデータセレクタ２０６をＬＣ−ＤＯパス２０５の
上の情報がデータセレクタ２０６を通ってパス２０７へ
行くことができるような状態にする。

ゲート２３８への入力信号の他のすべての組合せは、ラ
イン回路を使用不能にし、データセレクタ２０６をＴ１
ライン力も（７）Ｔｌ−ＤＩＩハス２１９の上の情報が
データセレクタ２０６を経てパス２０７にゆける状態に
する。

データセレクタ２０８ 殆んどすべてのビット位置に対して、第２Ｂ図のデータ
セレクタ２０８は、パス２０７の上の情報をＴ１ライン
に通すことができる。

正規モードにおいては、例外は交互の１９３番目のビッ
ト位置においてＬＳ−ＣＴＲ２３１（第２Ａ図）が必要
に応じてパスＤＯ２４４、ＣＣ−ＷＥ２４３、及び５Ｅ
ＮＤ−ＷＥ２４１の上の信号を用いて共通チャネルセン
ダ／レシーバ回路２４７（第２Ｂ図）にゲート２５１と
エネーブル・パス２５２を介して共通線信号ビットをパ
スＣＣＤを通ってＴ１ラインに通すような状態にデータ
セレクタ２０８をすることである。

ラインスイッチまたは中心局に入るＴ１ライン上のすべ
てのビットは関連のフレーミング回路に入ることが分か
るはずである。

以下にＴ１ラインを通るビットパターンに関するさらに
詳しい説明をする。

フレーム同期とＡ、Ｂ識別を結合した繰返しパターン０
００１１１ クロック復号回路３１９（第３Ａ、９及び１２図参照）
は、第１２図の波形Ｊで示されたビットクロック信号を
パスＢＣ３０１を通して受け、波形Ａで示された１９３
番目のビット位置を示すクロック信号をパス１９３ＢＣ
３０２を通して受ける。

その結果として、回路３１９は、第１２図で波形Ｅで示
された信号をパスＡＢＳ３２１を通して出し、波形Ｃで
示された信号をパスＦＣ３２０を通して偶数フレームの
１９３番目のビットタイムの間、データセレクタ３３３
に出す。

その結果として、データセレクタ３３３は、Ｔ１ライン
に偶数フレームのビット位置１９３にある第１２図の波
形Ｂで示された繰返し論理パターン ０００１１１からなる電気的に低い信号と高い信号を出
す。

これは（ａ）フレーミング同期および（ｂ）０１転換と
１０転換とにそれぞれよる第６と第１２フレームの識別
という２重の目的ヲモっている。

波形Ａにあるこのパターンは、Ｔ１ラインを通してライ
ンスイッチに伝送されて、フレーミング回路２２１とク
ロック復号回路２２４に入り、それによって回路２２４
があとで説明するＤ２ＡとＤ２Ｂ信号チャネルと最小有
意ビットクロックＬＳＢＣとの間を区別するために０１
と１０の転換に応じて波形Ｅに示す信号をパスＡＢＳ２
２７を通して出すことができるようにする。

Ｔｌ−ＤＩパス２１９の上の繰返しノ々ターン０００１
１１は、第２Ｂ図のデータセレクタ２０６と２０８を通
して逆に戻され、同じＴ１ラインにある他のラインスイ
ッチを経て中心局に戻される。

中心局においては、第３Ｂ図から分かるように、この信
号パターンは、フレーミング回路３４４とクロック復号
回路３４７に入り、３４７が波形Ｅに示した信号をパス
ＡＢＳ３４８を通して出すことができるようにする。

Ｔ１ライン上にある他のラインスイッチでは、信号パタ
ーン０００１１１は、第２Ａ、２Ｂ及び２Ｃ図のライン
スイッチ１０１について説明したと話じ目的を達成する
。

フレーミング同期がなくなった場合哄フレーミング回路
はそのなくなったことを検出してリフレーミングを行う
。

共通チャネルビット 中心局において、共通線信号方式は、共通チャネルセン
ダ回路３２７に送られるべき共通チャネル・コマンド（
１度に１バイト）を書込む第３Ａ図の制御装置Ｃ０−Ｃ
ＴＲによって開始される。

回路３２７は、８ビツトの多重バイトからなるこのコマ
ンドを１度に１ビツト共通チャネルビット位置の間、Ｔ
Ｉラインに挿入する。

共通チャネル・コマンドが例も送られていないとき、論
理パターン１０１１１０００からなる同期バイトは、連
続的に共通チャネルに送られる。

これによって受信端をこの同期バイトに同期させること
ができる。

コマンドのスタートは、非同期コードによって示される
。

共通チャネル・コマンドは、同期バイトの送信に戻すこ
とによって終りにされる。

第３図の制御装置Ｃ０−ＣＴＲ３０５は、書込み可能パ
ス３０７とデータ・パス３０６によって共通チャネルセ
ンダ３２７に送られるべきバイトを書込む。

第１２図の波形りで示された共通チャネルクロック信号
によって制御されるセンダ３２７は、パスＣＣＣ３２４
を通り、パスＣＣＤ３２８及びデータセレクタ３３１と
３３３を経てＴ１ラインに共通チャネル信号バイトと前
述の同期パターン１０１１１０００とを含む電気信号を
出す。

Ｔ１ラインを通ってラインスイッチに送られるこれらの
共通チャネルビットは、フレーム回路２２１（第２Ｃ図
）と共通チャネルセンダ／レシーバ回路２４７（第２Ｂ
図）に入る。

回路２４７は、これらの信号をＬＳ−ＣＴＲ２３１に割
込みパスＩＮＴ２４６とＤＩ２４５とＲＥＣ−ＷＥ２４
２を用いて報告する。

これらのビットは、Ｔｌ−ＤＩパス２１９からデータセ
レクタ２０６と２０８（第２Ｂ図）を介してＴ１ライン
に戻されそして同じＴ１ラインの上にある他のラインス
イッチを経て中心局に戻される。

中心局においては、これらの共通チャネルビットは、フ
レーミング回路３４４と共通チャネルレシーバ３５２（
第３Ｂ図）に入る。

レシーバ３５２はこれらの信号をＣ０−ＣＴＲ３０５に
割込みパス３１４とデータバス３１２を用いて報告する
。

第１図の１０１のようなラインスイッチにおいては、共
通チャネル信号方式は、同期符号１０１１１０００が中
心局から受信されているような時に開始され得るだけで
ある。

ラインスイッチ制御装置ＬＳ−ＣＴＲ２３１（第２Ａ図
）は、パス５ＥＮＤ −ＷＥ ２４１、ＣＣ−ＷＥ２４
３及びＤＯ２４４を用いてセンダーレシーバ２４７（第
２Ｂ図）を第１３図波形Ｃに示されたクロック信号ＣＣ
Ｃの制御のもとに、パスＣＣ８２４９とＣＣＤ２４８と
を用いてデータセレクタ２０８をコントロールする状態
にされる。

これはパス２０７からの転送をデータセレクタ２０８を
介してデータセレクタ２０８を通るパスＣＣＤ２４８へ
可能にし、それによって共通チャネル信号ビットをＴ１
ラインに出す。

これらの信号ビットは、Ｔ１ラインにある他のラインス
イッチを第３Ｂ図のフレーミング回路３４４と第１３Ｃ
図に示しであるＣＣＣ信号の制御のもとに中心局の共通
チャネルレシーバ３５２へゆく。

レシーバ３５２は、割込みパス３１４とデータバス３１
２を介してこれらの受信信号を（１度に１パイｔ−）Ｃ
Ｏ−ＣＴＲに報告する。

前に述べたように、ユニット２４７（第２Ｂ図）の中に
ある共通チャネルレシーバは、ユニット２４７が送信し
ている時間の間コマンドを受け、ＬＳ−ＣＴＲ２３１は
、このコマンドを蓄積してそれをユニット２４７がその
コマンドを送り終ったのちに回送する。

チャネルビット−空きチャネル Ｔ１ラインの上にある２４チヤネルの各空きチャネルの
間で、中心局は、連続的に空きチャネルバイト０１ｌｌ
ｌｌｌｌを、Ｔ１ラインに第６と第１２フレームの間の
ものを除いて、既知のＤ２信号変化に従って出し、中心
局は、連続的に空きチャネルバイ）０１１１１１１０を
出す。

Ｄ２信号方式の考え方は、例えば「ザ・ベル・システム
テクニカル・ヂャーナル」第５１巻第８号、（１９７２
年１０月）１６４１〜１７６６ページに詳細に述べられ
ている。

さらに特定すれば、空きチャネルに対して処理装置は第
３図のデジタル・スイッチング・マトリックス回路３７
３に書込んで、空き符号 ０１１１１１１１が空きチャネルの間に送られることを
要求する。

これは出補助記憶装置（図示なし）内の場所をアドレス
する出制御記憶装置（図示なし）への書込みを含む。

出補助記憶装置の中の場所は０に１が７つついた空き符
号を含む。

この空き符号は、第３Ａ図のり一ド３０３の上の空きチ
ャネルの中に絶えず送られる。

この空き符号は、空きチャネルの間にデータセレクタ３
２９の入力の１つに到着する。

第３Ａ図のクロック復号回路３１９によって発生したＤ
２最小有意ビットクロック（ＬＳＢＣ）は、データセレ
クタ３２９に他の入力、すなわちこのチャネルに対する
Ｄ２ビット位置の間のＤＤＩ）入力を選定させる。

これらのＤ２ビット位置の間に、Ｄ２信号センダ３２５
は、ＡまたはＢいずれかの信号ビットをデータセレクタ
３２９の入力に与える。

ＡまたはＢ信号ビットがＤ２信号センダによって送られ
るかどうかは、クロック復号回路３１９のＡ−Ｂ選択出
力リードＡＢＳ３２１の条件による。

このチャネルの空き状態の間には、Ｄ２信号センダの中
のこれらのＡとＢの信号ビットは共にＯである。

処理装置ＰＲＯ−３７１からの要求によって０にロード
されているセンダ内のこれらのビットは、Ｃ０−ＣＴＲ
３０５に送られる。

Ｃ０−ＣＴＲは、これらのビットをアドレス母線３０９
、書込み可能リード３１０及びデータ母線３０６を用い
て０に書込む。

Ｄ２信号センダは、２４チヤネルの各各に対するＡ及び
Ｂ信号ビットに用いる４８フリツプフロツプの全部を含
む。

システムの初期設定においては、処理装置は、Ｃ０−Ｃ
ＴＲ３０５にこれらのビット４８すべてを０に書込むこ
とを要求する。

次に空きチャネルに対しては、Ｔｌ−Ｄ０３３４に与え
られたデータは、Ｄ２信号フレーム（第６と第１２フレ
ーム）以外のすべてのフレームにあるＯに１が７つつい
たパターンを含む。

これら第６と第１２のＤ２信号フレームの間、空きチャ
ネルに対してパスＴｌ−ＤＯ３３４に出されたデータは
Ｏの次に１が６つ続きその次にＯのを含む。

従ってＤ２信号ビットは、０Ｎ−ＨＯＯＫすなわち空き
状態を示す。

空きチャネルに対しては、これらの８ビツトは、ライン
スイッチにＴ１ライン１０２を通して進み、ラインスイ
ッチの中を第２Ｂ図のデータセレクタ２０６にリード２
１９を経て送られる。

これらの空きチャネルは、次にデータセレクタ２０６と
２０８を通って中心局へゆ＜ＴＩラインに戻される。

第３Ｂ図のＤ２信号レシーバ３６０は、次に第６と第１
２フレームのＡ及びＢビットの中のＯを受ける。

第６と第１２のフレームの位置はクロック復号回路３４
７と共に回路３４４をフレーミングすることによってＤ
２信号レシーバ３６０へ回される。

これらＡビットとＢビットは、Ｄ２信号レシーバ３６０
の中に受けられて蓄積される。

空きチャネルに対するこれらのビットは、そのとき０Ｎ
−ＨＯＯＫすなわち空き状態を示す。

Ｃ０−ＣＴＲ３０５はＤ２信号レシーバの中の２４チャ
ネル（４８メモリビツト）に対するＤ２Ａ及びＢビット
を絶えず走査して変化を検出する。

空きチャネルの中のこれらのビットのどれかに変化があ
った場合は、いつでも、Ｃ０−ＣＴＲ３０５は、その変
化を認めてその変化に瞬断フィルタを行う。

持続変化が検出されると、Ｃ０−ＣＴＲ３０５は、その
ような変化を処理装置３７１に知らせる。

デジタル、スイッチング・マトリックスに戻って入る空
きチャネルのり一ド３０４（第３Ｂ図）において、Ｏに
１が７つ続いているパターンは、Ｂ２信号フレーム（第
６と第１２フレーム）以外のすべてのチャネルの間存在
する。

空きチャネル内のこれらのフレームの間に、Ｏの次に１
が６つあって次にＯがあるパターンが存在する。

リード３０４の上の空きチャネル内の情報は、デジタル
スイツチンク々トリックスへの入力のところで簡単にｌ
Ｊ：、まり、無効にされ斃というのはこのチャネルは、
この時にマトリック７ａ上のどの出口へも切替えられな
かったからであもこわらの空きチャネルのビットはすべ
てラインスイッチと中央局にあるフレーミング回路に入
る。

チャネルビット−話中チャネル 回線番号がひとたび第２Ａ図のチャネル割当記憶装置２
３４に入れられると（さらに完全にはあとで説明する）
、このチャネルは、第２Ｂ図におけるＢ１データイン２
１９からＴ１データアウト２０９へもはや簡単には回路
を閉じられない。

その代り第１４図に非常に詳細に示しであるように、Ｔ
１データインは、１４３３のような復号器とライン回路
にある１４２７と１４２８のようなり２信号フリップフ
ロップに供給される。

また、ＰＣＭバイトとＢ２信号ビットが１４１０のよう
な制御装置から供給されるので、Ｔ１デーク・アウトは
、１４０６のような符号器から供給される。

通常は、Ａ及びＢの両ビット位置にあるＢ２信号ビット
は、スイッチフックの状態を単に示すだけである。

従ってチャネルが２３４に割当てられたのちにラインの
新しい捕捉が続くと、ＡビットとＢビットは、このチャ
ネルに対するＴＩ−ＤＯ２０９の上でそれらがループさ
れた状態にあったときの０から、それらが制御装置１４
１０から供給されているときの１に変る。

これらのビットはラインが今は０ＦＦ−ＨＯＯＫである
ので１である。

ＰＣＭバイト及びＡ、Ｂビットの中の１は、Ｔ１ライン
を通って中心局へゆく。

これらのＢ２のＡ、Ｂビットは今は１であるので、この
チャネルに対応する３６０（第３Ｂ図）にあるＡとＢの
記憶場所に受は入れられる。

Ｂ２信号レシーバ３６０の中のＢ２信号ビットを走査中
のＣ０−ＣＴＲ３０５は、これらのＢ２信号ビットに対
する状態の変化を検出する。

Ｃ０−ＣＴＲは、（このチャネルにおける０ＦＦ−ＨＯ
ＯＫへの）この変化を処理装置に知らせる。

これは、ラインがそのチャネルへうまく割当てられてな
お０ＦＦ−ＨＯＯＫであるという証明である。

第２Ｂ図のデータセレクタ２０６を通ってループにされ
なかったＴ Ｉ −Ｄ Ｉパスの場合（すなわち入力−
出力パスが分割されている場合）、中心局Ｃ０−ＣＴＲ
３０５は、３つのパスすなわちアドレス３０９、書込み
可能３１０及びデータ３０６を用いてＢ２信号センダ３
２５を、Ｔ１ラインを通してのＢ２−Ａ、Ｂビットを呼
びを設定している第１４図のライン回路のフリップフロ
ップ１４２７と１４２８へ順制御するような条件にする
。

これらのビットはまた、第２Ｃ図のフレーミング回路２
２１に入る。

呼びが設定されたのち、呼出しライン回路２０１−０の
符号器１４０６からのバイトは、デジタル・スイッチン
グ・マトリックス３７３を通って被呼ライン回路にある
第１４図の１４３３のような復号器に到着する。

特定回路の説明 次に説明するのは、システムのある特定の回路のより詳
細な説明であり、中心局にある送信部分で始まりライン
スイッチにある受信回路及び送信回路に進んで中央局に
ある受信部分で終る。

クロック復号回路３１９（第９図） 第３Ａ図の中心局回路に信号送信方式に関連するクロッ
ク復号回路３１９が第９図に詳細に示されている。

デジタル中心局にあるクロック復号回路３１９への入力
は、１９３ＢＣ３０２（第１２図の波形Ａ）とＢＣ３０
１（第１２図の波形Ｊ）とである。

クロック復号回路は、これらの入力から必要なりロック
パルスを導出して、信号情報をＴ１ラインに挿入する。

これらの出力クロックと出力信号は、第１２図の波形で
示されていて、次のように記載される： １、フレームクロックリードＦＣ３２０ （第１２図の波形ＣとＨ） フレームクロックは、Ｔ１ラインの上のフレーミングピ
ット位置を示す。

このクロックは。交互の１９３番目のビット位置ごとに
低くなる。

このクロックが低くなるときはいつも、データセレクタ
３３３（第３図）はＡ／Ｂ選択人力ＡＢＳ３２１を選択
するように切替えられる。

これによってＴ１ラインの上の適当なフレーミングビッ
トをフレーミング位置に挿入することになる。

０００１１１の繰返しパターンはこのビット位置に挿入
される。

２、Ａ／Ｂ選択リーすＡＢＳ３２１（第１２図の波形Ｅ
） Ａ／Ｂ選択リードは、Ｄ２信号ＡフレームとＢフレーム
の位置を識別する。

このクロックは、６つのフレームに対して高くなり、６
つのフレームに対して低くなる。

この信号の低いから高いへの転換に続く第２のフレーム
は、Ｄ２信号Ａフレームである。

この信号の高いから低いへの転換に続く第２のフレーム
はＤ２Ｂフレームである。

Ａ／Ｂ選択は、適当なフレーミングパターンをＴ１ライ
ンに挿入できる。

それはまた。ＡまたはＢ信号ビットがＤ２信号フレーム
の間に送られるべきであるかどうかを識別するために第
３Ａ図のＤ２信号センダ回路３２５によって用いられる
。

３、共通チャネル・クロック・リードＣＣＣ３２４（第
１２図の波形りと■） ＣＣクロックは、４キロビット共通チャネルを与えるた
めのビット位置を識別する。

ＣＣクロックが低いになるときはいつも、第３Ａ図のデ
ータセレクタ３３１は出力を第３Ａ図のＣＣＤ３２８か
ら選択するように切換えられる。

これによって共通チャネル信号ビットをＴ１ラインデー
タストリームに挿入することができる。

ＣＣクロックはまた第３Ａ図の共通チャネルセンダ３２
７に入力されて回路が次の共通チャネル信号ビットに進
むべきときを示す。

４、最小有意ビット・クロック・リード ＬＳＢＣ３２２（第１２図の波形ＦとＫ）このクロック
は、各チャネル時間の最小有意ビット位置の間、すなわ
ちＡまたはＢ信号フレームの間低くなる。

このフレームが低くなるときはいつもデータセレクタ３
２９（第３Ａ図）がＤ２信号センダ出力Ｄ２Ｄ３２６を
選択する。

これによって適当なり２信号ビットをＴＩライ」 ンに挿入できる。

このクロックはまたＤ２ビットが送られるべきときをＤ
２信号センダ３２５に示す。

５、チャネル番号パスＣＨ＃３２３゜（第１２図の波形
Ｌ） Ｔ１ラインの上に送られている現在のＰＣＭ通話ビット
と関連するチャネル番号を２通値形式で示す５つのリー
ドから戒っている。

この５つのＣＨ＃ビットの１０進値の等価値は、第１２
図のＬで示されている。

ＣＨ＃はＤ２信号ビット位置の間のチャネル番号を識別
するためにＤ２信号センダによって用いられる。

さらに特定すれば、第９図のＤフリップフロップ９０１
は、各ビット時間の中心にロードされる。

従ってこのフリップフロップの出力は、２分の１ビツト
位置だけ遅れた１９３番目のビットクロックである。

この出力は、同期クリアをパス９０２を経て８ビツト計
数器９０３に与える。

８ビツト計数器９０３は、各ビット時間の初めに増やさ
れるかまたは払われる。

同期クリアは、この計数器を１９３番目のビット位置の
すぐ次のビット位置の始めに払われるようにする。

この計数器の最小有意３ビツトはＴ１ラインチャネルに
送られている現在のビット位置を識別する。

この計数器の最小有意３ビツトの中の計数Ｏは、最大有
意通信ビットが現在関連のチャネルに送られていること
を示す。

これらのビットの中の７という計数は、関連のチャネル
に対する最小有意通話ビットが現在送られていることを
示す。

８ビツト計数器の５つの最大有意ビットは、ＴＩライン
の上に送られているチャネルに対する現在のチャネル番
号を示す。

これらの５ビツトは、第１のチャネルが送られていると
きＯを示し、第２４のチャネルが送られているとき２３
を示す。

第９図に示しである１２状態の計数器は、リードＦＣ３
２０を通るフレームクロック、リードＣＣＣ３２４を通
る共通チャネルクロック及びリードＡＢＳ３２１を通る
Ｄ２信号送信に必要な信号を発生するのに使われる。

この計数器は、各１９３番目のビット位置毎の終りに増
やされる。

この計数器の最小有意ビットは、フレーミングビット位
置と共通チャネルビット位置との間を区別するのに用い
られる。

この最小有意ビットが１９３番目のビット位置の開始の
時に「０」であるときは常に、フレームクロックパルス
が発生される。

このビット位置の終りでは、１２状態計数器が増やされ
るので最小有意ピッ）ｒＬＪを作る。

従って次の１９３番目のビット位置においては。

共通チャネルクロックパルスが発生される。

１２状態計数器が計数５に達すると１次のフレームがＤ
２Ａ信号フレームである。

この計数器が１１の計数に達すると１次のフレームはＤ
２Ｂ信号フレームである。

１２状態計数器において５または１１の計数のいずれか
である場合、使用可能（エネーブル）がＤ２ＬＳＢクロ
ックを発生するのに与えられる。

ＮＡＮＤゲート９０８は、このエネーブルを８ビツト計
数器の３つの最小有意ビットにあるすべての「１」と結
合してＤ２ＬＳＢクロックをリードＬＳＢＣ３２２を通
して発生する。

第９図の１２状態計数器によって発生される他の信号は
、Ａ／Ｂ選択ＡＢＳ３２１である。

この信号は、１２状態計数器が０ないし３の状態にある
とき低い。

ＡＢＳ３２１は、１２状態計数器の状態が４ないし９の
場合高くなる。

ＡＢＳ３２１は、１２状態計数器の状態が１０と１１の
場合再び低くなる。

従ってこのリードは、６フレームに対して高くなり、６
フレームに対して低くなる。

共通チャネルセンダ３２７（第１１図）。

第３Ａ図の中心局にある制御装置Ｃ０− ＣＴＲ３０５は、２つのパス、データ３０６とＣＣ書込
み可能３０７によって共通チャネル送信回路３２７に送
り込まれるべき共通チャネル・コマンド・バイトを書込
む。

この共通チャネル・センダは、単にこのコマンドを１度
に１ピツ）ＴＩライン・データ・ストリームに共通チャ
ネル・ビット位置の間挿穴するだけである。

４キロビツト・チャネルを用いる共通線信号方式に対し
て幾つかの可能なフォーマットがある。

共通チャネル信号コマンドは、８ビツトバイトから或っ
ている。

共通チャネル・コマンドが送られていないとき、１０１
１１０００から成る同期バイトは、共通チャネルｌこ連
続的に送られる。

これによって受信端がこの同期バイトに同期できる。

共通チャネル・コマンドは、多重バイトから成っている
。

１つのコマンドの開始は、非同期符号によって示される
共通チャネルコマンドの中の情報は、一般に次のものを
含む。

１、受信宛先情報。

（これはＴ１ラインループの上の特定のラインスイッチ
を識別する。

）２、演算コード。

これはこの共通チャネル・コマンドによって行なわれる
べき演算を識別する。

３、データ情報。

４、検査合計。

この検査合計は、共通チャネル・コマンｔ’Ｔある先行
バイトの合計を示す。

これによって受信端がコマンドの妥当な伝送を検査でき
る。

この検査合計が受信端で不足すれば全体のコマンドが無
効になる。

５、 同期コード。

共通チャネル・コマンドは同期コードの送信状態に戻る
ことによって終りになる。

同期コードは１次の共通チャネル・コマンドの開始まで
送り続けられる。

受信端か妥当な検査合計をもった共通チャネル・コマン
ドを受けると、それは共通チャネル確認符号を送信端に
送り返す。

これは、共通チャネル・コマンドの適当な伝送の送信端
に確認をさせる。

この確認フォーマットは演算コードが確認を示す以外は
コマンド・フォーマットと同様である。

このコマンドが受信端によって迅速に実行され得る形式
のものであれば、この確認符号は、コマンドによって要
求されるデータを含むことができる。

送信端がＩＱＯｍｓ以内に確認符号を受けない場合、共
通チャネルコマンドの再伝送が始められる。

一般的には、この再送信は、共通チャネル・コマンドを
送る全部で３つの試みまで起る。

そのコマンドがまだ不成功であれば、故障状態が宣言さ
れる。

第１１図を参照すると、３ビツト計数器 １１０１は、共通チャネル・ビット位置毎にパスＣＣＣ
３２４を通して増やされる。

この計数器が計数７に達するときはいつも（すなわちリ
ードＣＣＣ３２４を通しての共通チャネルビットクロッ
クの８番目の出現毎に）１割込み信号が発生されて、リ
ード３０８を通してＣ０−ＣＴＲへ送られる。

この割込みは、２ｍｓ毎に（すなわち１６フレーム毎に
）起る。

この割込みのときに、制御装置Ｃ０−ＣＴＲは共通チャ
ネルに送られるべき次のバイトを取出し、共通チャネル
書込み可能信号をパス３０７を通して８ビット送りレジ
スタ１１０６に与え、このコマンドバイトのビットに対
応する信号をそのビットを蓄積しているこのレジスタに
並列に与える。

これはまた、パスＣＣＣ３２４を通ってくるクロック信
号によって制御される。

割込みの出現に続く共通チャネル・ビット位置がないと
、送りレジスタ内の共通チャネル・コマンド・バイトの
最大有意ビットは、共通チャネル・データ・アウト・リ
ードＣＣＤ３２８に送られている。

次に送りレジスタが共通チャネル・ビット位置の終りに
送られて、共通チャネル・クロックの次の出現時に次の
ビットを送る用意をする。

共通チャネル・コマンドの最小有意ビットが送られてい
るとき、次の別の割込みが起ってＣ０−ＣＴＲに次の共
通チャネル・コマンド・バイトを送る準備を始めること
を要求する。

Ｄ２信号センダ３２５（第１０図）。

第３図の中心局にあるＣ０−ＣＴＲは、データバス３０
６、アドレスバス３０９及びＤ２書込み可能３１０を用
いて演算し、Ｔ１ラインの上の２４チヤネルのそれぞれ
に対するＤ２信号Ａ及びＢビット位置にパスＤ２Ｄ３２
６を経て送られるべき情報をＤ２信号センダ３２５に書
込む。

従って、ＣＴＲによってロードされるべきセンダ内の信
号ビットは、総計で４８ある。

Ｄ２信号センダは、ＣＨ＃リード３２３をＡ／Ｂ選択リ
ーすＡＢＳ３２１と共に用いて、これらの４８信号ビッ
トノトレを各Ｄ２信号ビット位置に挿入すべきかを識別
する。

Ｄ２信号ビット位置の出現は、低いになっているＬＳＢ
Ｃリードによって識別される。

次に第１０図を参照すると、６４Ｘ１ランダムアクセス
メモリ１００４は、Ｔ１ラインに送られるべきＤ２信号
ビットを含んでいる。

この記憶装置は、２４チヤネルの各々に関連するＡビッ
トとＢビットを含んでいる。

従って最初の４８記憶場所（場所Ｏないし４７）だけが
この記憶装置の中で用いられる。

第１０図においてＣＨＯで表わされた場所Ｏと１のよう
に、２つの続いたアドレス場所は、各チャネルに対して
用いられて、それぞれ各チャネルに対するＡ及びＢ信号
ビットを含んでいる。

リードＬＳＢＣ３２２を通して示された各Ｄ２最小有意
ビット位置の間にデータセレクタ１００１は、チャネル
番号リードＣＨ＃３２３とＤ２Ａ／Ｂ選択リードＡＢＳ
３２１を選択して、アドレスリード１００２として記憶
装置１００４へ供給する。

これはＤ２データ・アウト・リードＤ２Ｄ３２６の上で
Ｔ１ラインに送られるべき適当なり２信号ビットを記憶
装置から読出す。

Ｃ０−ＣＴＲは、記憶装置内のどのビット位置にも書込
む能力をもっていて、すべてのチャネルに関連するＤ２
信号ビットを変える。

Ｃ〇−ＣＴＲは、Ｄ２最小有意ビット位置の間、以外は
、すべての時間の間、この記憶装置に書込むことができ
る。

Ｃ０−ＣＴＲは、第３図に示したように６つのアドレス
リード３０９を介して所望のアドレスをＲＡＭに供給す
る。

アドレスされたビットに書込まれるべき値（Ｏまたは１
）は、データリード３０６の上に供給される。

Ｄ２書込み可能リード３１０の上のパルスは、データが
アドレスされたビット位置に書込まれるようにする。

Ｃ０ＣＴＲがＤ２ＬＳＢビット位置の間記憶装置に書込
むことを試みる場合、ＮＡＮＤゲー）１００３を介して
のＲＡＭへの書込み可能が、抑止されて、待ち信号が待
ちリード３１１を介してＣ０−ＣＴＲに供給される。

次にＣ０−ＣＴＲは待合せて、待ち信号が除かれたのち
に書込み接置を完了する。

Ｔ１インターフェイス・アウト３３５（第３Ａ図）。

Ｔ１インターフェイス・アウト回路は、単に在来のユニ
ポーラ−バイポーラ変換を行ってデータをＴ１ラインの
上の伝送に備えるだけである。

スパン成端装置ＳＴＥは、さらに必要なレベル変化を与
えて、ＴＩラインに情報を伝送する。

インターフェイスとスパン成端装置のさらに詳細は、よ
く知られた技術であって、本発明の詳細な説明には必要
ないので述べない。

Ｔ１インターフェイス・イン２１７ （第２Ｂ図）。

Ｔ１インターフェイス・イン回路２１７は、バイポーラ
Ｔ１ライン情報を受信ＳＴＥから受ける。

ＴＩインターフェイス・インは、ＴＩデータ入力ピット
ストリームの通常のバイポーラ−ユニポーラ変換を与え
る。

ビットクロックはまた、技術的に周知の方法でビットス
トリームからこの回路によって抽出されて、ＢＣ２１８
としてＴ１インターフェイスアウト２１０を含むライン
スイッチに与えられる。

フレーミング回路２２１（第２Ｃ図）。

ラインスイッチに用いられるフレーミングは、本明細書
のあとの部分でさらに詳細に述べる。

フレーミング回路への入力は、ＴＩデータストリームと
ビットクロックである。

フレーミング回路からの出力は、リードＦＣ２２２を通
るフレームクロックとリードＭＢ ２２３を通る同期は
ずれ指示モードビットである。

フレーミングクロック出力は、Ｔ１ラインの土のフレー
ミングビット位置毎の間低くなる。

これは交互の１９３番目のビットに起る。

このクロックは、パターン０００１１１０００１１１を
もっているビット位置を識別する、リードＭＢ２２３を
通るモードビットは、フレーミング回路が正常モード（
フレーム内）または探索モード（フレーム外）であるこ
とを示す。

クロック復号回路（第４図）。

同じ回路がラインスイッチ（第２Ｃ図の２２４）と中心
局（第３Ｂ図の３４７）とに用いられる。

しかしその回路からの１９３ＢＣ出力は、ラインスイッ
チに用いられるが、中心局においては用いられない。

フレーミング回路からの出力は、ピットクロックとＴＩ
−ＤＩと共にクロック復号回路への入力として用いられ
る。

クロック復号回路からの出力は、ラインスイッチ回路に
関して次のように書かれ、一般に中心局に関して同様の
機能をもっている： １．１９３番目のビット・クロック・リード（第１３図
の波形りと■）。

１９３番目のビ゛ントクロ゛ンクは、ＴＩライン入力デ
ータストリームの上の１９３番目のビット位置毎の間低
くなる。

２、共通チャネル・クロック・リード（第１３図の波形
Ｃ）。

第２Ｃ図のパス２２５にある共通チャネル・クロックは
、共通チャネル信号ビット位置の間低くなる。

これらはフレーミングビット位置の間の交互の１９３番
目のビット位置である。

共通チャネル・クロックは、共通チャネル・センタ／レ
シーバ２４７（第２Ｂ図）へいつ受信すべきか、そして
いつ送信すべきかを識別する。

このクロックが低くなり、共通チャネル送信が起ってい
るときはいつも、データセレクタ２０８（第２Ｂ図）が
切替えられて出力を共通チャネルセンダから選択する。

３、Ｄ２最小有意ビット・クロック・リードＬＳＢＣ（
第１３図の波形Ｆ）。

ＬＳＢＣクロックは、Ｄ２信号フレームの間の２４通話
チャネルの各々の最小有意ビット位置の間、第２Ｃ図の
パス２２６において低くなる。

このクロックは、ＴＩラインの上のＤ２信号ビットのビ
ット位置を識別する。

それはラインスイッチにある２ ０１−０ （第１４図
）のような各ライン回路に分配されて、（そのチャネル
ストローブ信号が低いとき）その割当てられたチャネル
の間ライン回路によって使われる。

ＬＳＢＣクロックは、そのチャネルの間ライン回路に現
在のビット位置の間にＤ２信号抽出と挿入を行うべきか
どうかを示す。

４、Ａ／Ｂ選択リーすＡＢＳ（第１３図の波形Ｅ）。

Ａ／Ｂ選択リードは、第２Ｃ図のパス ＡＢＳ ２２７を介してライン回路に分配される。

この情報は、ＬＳＢＣクロックと共に現在のチャネルに
割当てられたライン回路によって用いられて、Ｄ２ビッ
ト位置の間ＡまたはＢビットが挿入されるべきか、また
抽出されるべきかどうかを決定する。

Ａ／Ｂ選択リードは、Ｄ２Ａ信号フレームの間高＜、Ｄ
２Ｂ信号フレームの間低い。

５、チャネルクロックリードＣＨＣ（第２Ｃ図のリード
２２９）。

チャネルクロックは、各チャネル時間（第１３図の波形
Ｍによって示されている）の終りに高いから低いに変り
、各チャネル時間の中央で低いから高いへ変る。

それは第２Ａ図のチャネル割当て記憶装置２３４を介し
であるチャネルにあるライン回路を割当てることに関連
した第２Ａ図のレジスタ２３６を含む回路によって用い
られる。

６、チャネル番号パスＣＨ＃（第１３図の波形Ｌ）。

第２図に示したように、ＣＨ＃パスは、ＴＩラインに受
信されている現在のチャネルの番号を識別する５つのリ
ードを含む。

第１３図の波形りで表わされたこの情報は、あるチャネ
ルにあるラインを割当てることに関連する（第２Ａ図の
チャネル割当て記憶装置２３４を含む）回路によって用
いられる。

ＣＨ＃は、チャネル割当て記憶装置を順次にアドレスす
るために用いられる。

次に特に第４図を参照すれば１種々の信号を用意するに
は、４ビット２進計数器４１１．４ビツト１２状態計数
器４１６及び２つのＤフリップフロップ４１８と４２０
を含む計数装置が用いられて、それが３８６状態計数器
を形成する。

４ビツト２進計数器４１１の０．１及び２によって表わ
された３つの最小有意ビットが通話チャネル内のビット
位置を識別する。

この計数器（これは１チヤネルのピッ）Ｏ〜３に対して
低くビット４〜７に対して高い）のビット位置２は、チ
ャネルクロックＣＨＣに対して直接用いることができる
。

３で表わされた４ビツト２進計数器の最大有意ビットは
、１２状態計数器からの出力と共にチャネル番号（ＣＨ
＃）を直接識別する。

４ビツト２進計数器は、１２状態計数器と共にＯから１
９１までの１０進数を計数できる。

１２状態計数器が（計数１９１から１９２へ進んでいっ
て）オーバーフローになると、フリップフロップ４１８
がセットされる。

これは共通チャネル信号ビット位置を示す。

このビット位置の間、フリップフロップ４１８がセット
されて、フリップフロップ４２８が払われる。

これは共通チャネルクロックリードＣＣＣを低くならせ
る。

このビット時間の中央において（計数１９２において）
フリップフロップ４２４がセットされる。

フリップフロップ４２４は、１２状態計数器４１６と４
ビツト２進計数器４１１にクリア信号を与えて、１９３
の計数に進むためにこれらの計数器をビットクロックの
発生のときに零状態に保つ。

１９３の計数へ進むときの唯一の変化は、フリップフロ
ップ４２０がセットされることである。

このフリップフロップがセットされるとき、共通チャネ
ルクロックは、高いに戻る。

また１９３の計数におけるビット時間の中心においては
、フリップフロップ４２４が（Ｄ入力が現在「Ｏ」であ
るから）払われる。

これによって計数器４１１と４１６が再び増加し始める
ことができて、ピットクロックのところで状態１９４に
進み始める。

計数１９４ないし３８４については、フリップフロップ
４１８と４２０が１１の状態にとどまる。

これらの計数の量計数器４１８と４２０は、計数１から
計数１９１へ再び増加し続ける。

これらの計数器は、全部の計数が３８４の計数に達した
とき、計数１９１にある。

計数３８４のときに、次のビットクロックパルスが３８
５の計数に進むに当って、計数器４１８と４２０をＯに
戻すクリアリングを行う。

このときに、このフリップフロップを払うフリップフロ
ップ、４１８へ桁あぶれが進む。

フリップフロップ４２０が次にセットされる。

ＦＣリードの入力は、計数３８５のときに低くなる。

リードＦＣの上の低いは、計数３８５を表わしているビ
ット位置の中央の間フリップフロップ４２４をセットさ
せる。

これは１２状態計数器と２進計数器４１６を次のビット
位置に対するピットクロックの発生の間クリアされたま
まに保たせる。

またＦＣリードが低くなると、フリップフロップ４１８
を計数器がＦＣクロックに同期するように払う。

これによって計数器全体が計数装置を計数０に戻す次の
ピットクロックの発生のときに（フリップフロップ４２
０がこの時に払われている）払われる。

ＦＣリードが高くなると、フリップフロップ４２４の計
数Ｏに対するビット時間の中央で払われる。

これによって１２状態計数器と２進計数器が順次のピッ
トクロックにおいて再び増加し始めることができる。

従ってクロック復号計数器全体が３８６状態計数器を形
成して計数Ｏから計数３８４までを計数する。

種々の計数状態の表示が第４Ａ図に示されている。

この図は、クロック復号計数器回路にある種々の計数器
フリップフロップ及びリードの論理値を示している。

Ｄ２クロック抽出に対する回路は、第４図の右側に示さ
れている。

この回路は、２つのＤフリップフロップと関連の論理ゲ
ートを含んでいる。

フリップフロップ４０４は、各フレーミングビット位置
の中央においてＴ１データインプットストリームを標本
化する。

従ってフリップフロップ４０４は、Ｄ２信号識別パター
ンの値を標本化する。

フリップフロップ４０４の出力は、パスＡＢＳを通るＡ
／Ｂ選択信号である。

フリップフロップ４０５は、各共通チャネルビット位置
のスタートでフリップフロップ４０４の現在の値を記録
する。

このようにして、フリップフロップ４０４と４０５はＤ
２信号フレームの間だけ異なる値を含む。

従ってこれらのフリップフロップからの出力は、ゲート
４０４を介して排他的論理和計算をされてリード４０８
の上にＤ２のＡまたはＢフレームのあることを示す排他
的論理和ゲート４０Ｔにおける信号を形成する。

この排他的論理和ゲートの出力は最小有意ビット・クロ
ック（リード４１３）で論理的計算をされてリードＬＳ
ＢＣの上にＤ２−ＬＳＢ−ＣＬＫを形成する。

フレーミング回路が同期はずれ状態をＭＢ（モードビッ
ト）リードの上で示すときは、これはフリップフロップ
４０４と４０５を払われた状態に保って、同期はずれ状
態の間ＡＢＳとＬＳＢＣクロックを切離す。

共通チャネル・センダーレシーバ２４７゜第２Ｂ図のラ
インスイッチの中の共通チャネルセンターレシーバ２４
７は、ＴＩラインに共通チャネルコマンドの送受信機能
を与える。

共通チャネル・コマンド・ビットは、リードＣＣＣ２２
５を通ってくる共通チャネル・クロックが低い各ビット
時間の間受けられる。

このときの共通チャネル・ビットは、Ｔ１データ・イン
・パス２１９の上で受けられる。

共通チャネル・コマンド・バイト（８ビツト）が集めら
れると、ラインスイッチ制御装置ＬＳ−ＣＴＲ２３１（
第２Ａ図）がリードＩＮＴ２４６を通して割込まれる。

受けられた共通チャネル・コマンド・バイトは、次にＬ
Ｓ−ＣＴＲ２３１によって読取られる。

共通チャネルバイトハ、共通チャネル・センダーレシー
バによって２ｍｓ毎に受けられる。

ＬＳ−ＣＴＲ２３１は、同期コードを表わすバイトを無
効にする。

非同期コードが受けられると、ＬＳ−ＣＴＲ２３１は、
このコマンド・バイトを順次のコマンド・バイトと一緒
に次の同期コードに出合うまで保管する。

このときに、ＬＳ−ＣＴＲ２３１は、コマンドについて
検査合計試験を行う。

この検査合計が不足すれば、コマンドは無効にされる。

この検査合計が合格すればコマンドは翻訳される。

そのコマンドがこのラインスイッチに向けられていれば
そのコマンドが実行される。

これは共通チャネルセンダをもった共通チャネルの上に
確認符号を送る動作をすることを含む。

共通チャネル送信がこのラインスイッチによって起って
いない場合は、ラインスイッチによって受けられる共通
チャネル・コマンド・ビットは、Ｔ１ラインから直ちに
回送される。

この回送は、第２Ｂ図のデータセレクタ２０６と２０８
を介して起る。

これは（ほかのどれかがループの上にあれば）共通チャ
ネル・コマンドをＴ１ループの上の他のラインスイッチ
に回送させる。

このラインスイッチによる共通チャネルコマンドの送信
を同期コードがこのＬＳによってＴ１ラインの上で受け
られている間だけ始めることができる。

送信は、共通チャネル・センダーレシーバ２４７からＬ
Ｓ−ＣＴＲへの割込みのときに始まる。

このときに、ＣＣ送信リードＣＣ８２４９は、高いにセ
ットされて共通チャネル送信をＡＮＤゲート２５１を介
して始める。

また送られるべき共通チャネル・バイトがリードＤＯ２
４４とＣＣ−ＷＥ２４３を用いてＬＳ−ＣＴＲ２３１か
ら共通チャネル・センダーレシーバ２４７にロードされ
る。

ＣＣ３ｌＪ−ド２４９が高いとき、第２Ｂ図のデータセ
レクタ２０８は、共通チャネルビット時間の間リードＣ
ＣＤ２４８を選択する。

次に共通チャネルセンダは、リードＣＣＣ２２５を通じ
てＣＣクロックの現れる度に共通チャネルビットを出力
する。

そのあとの割込みのときには、ＬＳ−ＣＴＲ２３１は、
そのあとの共通チャネルバイトを共通チャネル・センダ
にロードし続ける。

同期コードを伴う完了コマンドまたは確認符号が送られ
たのちに、ＣＣＳリード２４９は、一般に低い論理状態
に払われる。

共通チャネルコマンドまたは確認符号が送られている時
間の間共通チャネル・コマンドが受けられていれば、受
信された共通チャネルコマンドは、ＬＳ−ＣＴＲ２３１
の中に蓄積される。

ＬＳ−ＣＴＲ２３１がコマンドまたは確認符号を送り終
ったのち、受信コマンドを上述の方法と同じ方法で共通
チャネルセンダを介して送信することによって受信コマ
ンドをＴ１ラインに回送することができる。

第６図でさらに特定して示されているように、共通チャ
ネル受信の場合、Ｄフリップフロップ６０８は、各ビッ
ト位置の中央にあるＴＩデータインを標本化する。

このフリップフロップの出力は、各共通チャネルビット
位置の終りに標本化されるだけである。

リードＣＣＣ２２５を通じての共通チャネルクロック信
号は、この共通チャネルビットを８ビット送りレジスタ
６１０に送るのに用いられる。

２ｍｓ期間の間完全な共通チャネル・コマンド・バイト
がこの送りレジスタにおいて共通チャネル・コマンドの
最大有意ビットで始まって最小有意ビットに至るまで集
められる。

３ビツト計数器６０１は、リードＣＣＣ２２５を通じて
の各共通チャネル・ビット位置の発生のときに増やされ
る。

この計数器が計数７に達するとき（すなわち第８の共通
チャネルビット位置毎に）、割込み信号がパス２４６を
通じてＬＳ−ＣＴＲに送られる。

２ｍｓ毎または１６フレーム毎に起るこの割込みが送ら
れると、ＬＳ−ＣＴＲは、パス２４５を介して８ビット
送りレジスタを読取り前の２ｍｓを通じて集められた共
通チャネルコマンドバイトを読取る。

その受けられたバイトが同期コードであれば、最後の割
込みにおいて受けられた前のバイトが非同期コードでな
かったならば、Ｌ Ｓ −ＣＴ Ｒによって無効にされ
る。

前のバイトが非同期コードであるときには、この同期コ
ードは、共通チャネル・コマンド（７）端ヲ７−クする
。

この場合に、ＬＳ−ＣＴＲは、共通チャネル・コマンド
に受けられたバイトすべてについて検査合計試験を行な
う。

検査合計が不合格であれば、コマンドは、無効にされる
。

検査合計が合格すれば、ＬＳ−ＣＴＲは翻訳をして、そ
れがこのラインスイッチに適用されればコマンドを実行
する。

割込みのときに８ビット送りレジスタからのバイトの読
取りが非同期コードであれば、ＬＳ−ＣＴＲは単にコマ
ンドバイトをホッパの中にコマンドの終りをマークする
次の同期コードが受けられるまで集める。

ＬＳ−ＣＴＲが同じコマンドバイトを繰返しく例えば引
続いて５回）受けるならば、ＬＳ−ＣＴＲは、再同期手
続きを行なう。

同じバイトの反復受領は、割込みが８共通チャネルビッ
ト位置の中の正しい１つに起らないという可能性を示す
。

従って反復読取られているバイトは、多分同期コードの
回転変形である。

この場合にＬＳ−ＣＴＲは、読取られているバイトが正
しい同期コードから回転されているビット位置の数を決
定できる。

これからＬＳ−ＣＴＲは適当な値を決定して正しい同期
を得るために３ビツト計数器６０１にロードできる。

ＬＳ−ＣＴＲはこの値をＤＯ２４４とＲＥＣ−ＷＢ２４
２を介して３ビツト計数器６０１にロードする。

１つの割込みのときに、ＣＴＲが８ビット送りレジスタ
６１０を読取ったのち、ＬＳ−ＣＴＲがどれかの共通チ
ャネル・コマンド送信が起るべきかどうかを決定する。

送信が起るはずがなければ、送信に関連するそれ以上の
動作はＬＳ−ＣＴＲによって要求されない。

この場合、Ｔ１ラインに受けられた共通チャネル・コマ
ンドをＴ１ラインアウトに直接ルート割当てさせるリー
ドＣＣ５−２４９は低い。

ＬＳ−ＣＴＲによる共通チャネルコマンドによる送信は
、同期コードがちょうど受けられた場合にだけ始めるこ
とができる。

次に共通チャネル・コマンドを送り始めるために、ＬＳ
−ＣＴＲは、コマンドの第１のバイトをパス２４４を介
して８ビット送りレジスタ６１０にロードする。

ＬＳ−ＣＴＲはまた、Ｄフリップフロップ６０７をリー
ドＳ ＥＮＤ −ＷＥ ２４１を通じてセットし、リー
ドＣＣ８２４９を論理１にセットする。

コマンドバイトは、次の８共通チャネルビット位置の間
Ｔ１ラインに送られる。

Ｔ１ラインにパスＴＩ−ＤＩ２１９を通じて受けられた
共通チャネルビットは、パスＣＣＤ２４８を通じて送ら
れている共通チャネルビットが８ビット送りレジスタか
ら移されるので、送りレジスタ６１０の中に移される。

各連続側込み毎に、送られているコマンドの残りのバイ
トが検査合計と同期コードを伴う８ビット送りレジスタ
にロードされる。

同期コードの送信に続く割込みの時には、フリップフロ
ップ６０７からのＣＣＳビットは他のコマンドが直ちに
送られるべきかまたは回送されるべきでなければ払われ
る。

何らかの非同期コードが共通チャネルコマンドが送られ
ている間にＴ１ラインの上で受けられる場合、受けられ
た共通チャネルコマンド・バイトは、それらが別のライ
ンスイッチに受けられている場合にＴ１ラインの上に回
送されなければならない。

従ってＬＳ−ＣＴＲが同期コードを伴った現在のコマン
ドを送り終ったのちに、ＬＳ−ＣＴＲがすでに受取った
コマンドバイトを送信シ続ける。

従ってＬＳ−ＣＴＲは、それが共通チャネルコマンドを
送信している過程にある間に受けられる共通チャネル・
コマンドを蓄積して回送する。

ＬＳ−ＣＴＲ２３１゜ 第２Ａ図のＬＳ−ＣＴＲ２３１は、共通チャネル・コマ
ンドを集めて翻訳して実行する。

それはまた共通チャネル・コマンドの繰返しに続く確認
符号を送信するフォーマットを作って送信し始める。

ＬＳ−ＣＴＲ２３１は、ラインの新捕捉または故障状態
を検出したあとのような必要な場合に、共通チャネル・
コマンドを送信し始める。

第２Ｃ図のフレーミング回路２２１は、同期はずれ状態
をＬＳ−ＣＴＲ２３１にリードＭＢ ２２３を通しての
フレーミング回路からのモードビットを用いて示す。

このモードピットが探索モードを示す場合、同期はずれ
状態が存在する。

この場合には、ＬＳ−ＣＴＲ２３１は、リフレーミング
が達成されるまで共通チャネル・コマンドを無効にする
。

ＬＳ−ＣＴＲ２３１によって翻訳されたコマンドは、加
入者回線をチャネルに割当てること、加入者回線をチャ
ネルから復旧すること、呼出し信号をある回線に要求す
ること、回線の試験を要求すること、硬化投入制御を要
求すること、保守機能を要求すること、及びパーティテ
ストを要求することのような機能を含む。

ＬＳ−ＣＴＲ２３１は、必要な機能を行ってこれらのコ
マンドを実行に移す。

チャネル割当て記憶装置２３４゜ 第２Ａ図のチャネル割当て記憶装置２３４は、加入者回
線をチャネルに割当てるのに使われる。

この記憶装置は、Ｔ１ラインの上の各チャネルに対して
、すなわち総計２４語に対して１語を含む。

これらの語の各々は、関連のチャネルが話中であるかな
いかを示す空き・ふさがり（Ｂ／Ｉ）ビットを含む。

各語はまた回線番号フィールドを含む。関連のチャネル
が話中であれば、回線番号フィールドは関連のチャネル
を用いる回線を示す。

ラインスイッチは３２０回線まで含むことかできる。

従って回線番号フィールドは９ビツトエントリーである
。

チャネル割当て記憶装置は、共通チャネル・コマンドに
応じてＬＳ−ＣＴＲ２３１によって更新されて回線をあ
るチャネルに割当てるかまたは回線をあるチャネルから
復旧するかする。

ＬＩＮＥ＃２３５で示されているパスを通してチャネル
割当て記憶装置２３４と関連しているレジスタ２３６（
第２Ａ図）は、各チャネルタイムの終りにＣＨＣ２２９
の高い−低い転換の制御のもとに第２Ｃ図のクロック復
号回路２２４からチャネルクロックリードをロードされ
る。

このときにチャネル割当て記憶装置から読取られるアド
レスは、チャネル番号リードＣＨ＃２２８によってクロ
ック復号回路２２４から供給される。

従ってチャネル割当て記憶装置の中のアドレスは、その
回線が割当てられるべきチャネル番号より１小さいもの
であるはずである。

例えばあるラインをチャネル番号５に割当てるためには
、回線番号はチャネル割当て記憶装置の中のアドレス場
所４に入れられるべきである。

あるラインをチャネル０に割当てるためには、回線番号
はチャネル割当て記憶装置の中のアドレス場所２３に入
れられるべきである。

レジスタ２３６の中の回線番号は、９ビツトに対する９
リードを含むパスＬＩＮＥ＃２４０を通して第２Ａ図の
復号器２２０に供給される。

実際のインプレメンテ−ジョンにおいてはこの復号器は
、９ビツトを復号して話中チャネルの間に３２０ライン
回路の中の１つを選択する。

この復号器は極めて大きいので、それは実際には数階で
いで構成されるが簡単のために１ブロツクとして示しで
ある。

この復号器は８通信ビットの間すべての話中チャネルに
対して使用可能にされ、Ｔ１ラインの上の１９３番目の
ビット位置の間使用を禁止される。

使用可能にされたときの復号器は群２２０−０ないし２
２０−Ｎのチャネル・ストローブ・リードの上の論理０
を現在のチャネルに割当てられたライン回路に与える。

これによって選択されたライン回路が符号化された通話
ビットを関連のＴ１ラインに送ったりＴ１ラインから受
けたりできるようにし、レジスタ２３６からのパス２４
０がまたデータ・セレクタ２０４を制御することが観察
される。

実際に行う場合には、各ラインスイッチに接続された２
つのＴＩラインがあるであろう。

従ってＬＳに対して第２図に示した回路はすべて２倍に
なるであろう。

別々の母線の配線が他のＴ１ラインに対する回路からす
べてのライン回路に与えられるであろう。

ラインスイッチにおけるＤ２受・送信。

ラインスイッチにおけるＤ２２倍の送信は、ライン回路
によって行われる（第１４図参照）。

先に述べたように、あるラインスイッチへのＥＮＡＢＬ
Ｅで示したチャネル・ストローブ・リードは、その割当
てられたチャネルの間８ビットの時間に対して低いにな
る。

チャネル・ストローブ（ＥＮＡＢＬＥ）リードが低い間
、ライ／回路は通常第２Ａ図のＴ Ｉ −Ｄ Ｉリード
２１９を通して８通話ビットを受け、同時に第２Ａ図の
２０２−〇のようなＬＣ−ＤＯＩＪ−ドの上に８通話ビ
ットを出力する。

第２Ａ図に示したデータセレクタ２０４は、適当なライ
ン回路Ｃ０ＤＥＣ出力を選択して通話データをＴ１ライ
ン・アウトへ戻す。

第２Ｃ図のクロック復号回路２２４からリードＬＳＢＣ
２２６を通ってくるＤ２ＬＳＢクロックは、Ｄ２信号フ
レームの間のすべての２４チヤンネルの最小有意ビット
タイムの間低くなる。

このクロックは第２Ｃ図の倍数記号によって示されたす
べてのライン回路に供給される。

現在のチャネルに割当てられたライン回路については（
すなわちチャネル・ストローブ（ＥＮＡＢＬＥ）リード
が低いとき）、Ｄ２−ＬＳＢクロックの上の低いは、現
在のビット位置がＤ２信号ビットであることを示してい
る。

やはりすべてのライン回路に多重化されたＡＢＳ２２７
で表わしたＤ ２−Ａ／Ｂ選択リードは、このビットが
Ａ信号ビットであるかＢ信号ビットであるかどうかを示
す。

このビット位置の間、Ｄ２信号情報は通話符号器からの
最小有意ビットにではなくライン回路からの２０２−０
のようなライン回路ＬＣ−ＤＯリードに供給される。

あるライン回路の場合には、例えば標準の電話器に接続
された回路では、このビット位置の間に供給されるＤ２
信号情報は単にライン回路のスイッチフック検出器回路
からの出力であるにすぎない。

これは第１４図の制御装置１４１０に見出される「スイ
ッチフック」の０Ｎ−ＨＯＯＫ。

０ＦＦ−ＨＯＯＫ状態を示す。

このスイッチフック状態の情報は、これがＡまたはＢ信
号フレームであるかどうかすなわち両方のビットの中に
あるかどうかに関係なく供給される。

ＡとＢの信号情報の間の区別をする必要があるライン回
路状態の場合には、Ｄ２−Ａ／Ｂ選択リーすＡＢＳ２２
７は、これがＡ信号ビットであるかＢ信号ビットである
かどうかを識別する。

そのような状況においては、このリードは、現在のチャ
ネルに割当てられたライン回路に対するＤ２信号ビット
位置の間ＡまたはＢ信号情報を挿入すべきかどうかを選
択できる。

例えばＰＢＸの用途に用いるライン回路の上では、信号
ビットの１つはループ閉成を示し、他の信号ビットはグ
ランドスタートを示す。

標準電話器に接続されているライン回路の場合には、Ｄ
２信号情報は、ライン回路によって受信されない。

中心局からのＤ２信号情報を必要とする機器または入力
回路に接続されたライン回路の場合には、現在のチャネ
ルに割当てられたライン回路に対するＤ２信号ビット位
置の間ＴＩ−ＤＩリード２１９の上でライン回路に受け
られるであろう。

Ｄ２信号ビット位置の間、すなわち第１４図において付
勢されたパスＬＳＢＣとＢＮＡＢＬＢについては、ライ
ン回路ＴＩ−ＤＩＩＪ−ドの上の情報は、適当としてＤ
２信号受信フリップフロップ１４２７と１４２８にロー
ドされる。

これは６番目のフレーム毎の間の最小有意通話ビット位
置の間に起る。

これらの特殊なライン回路については、Ａ信号ビットと
Ｂ信号ビットの間に区別がなされるべきであれば、Ｄ
２−Ａ／Ｂ選択リーすＡＢＳ２２７をＴ Ｉ −Ｄ Ｉ
リードの上に受けられたＤ２信号ビットがライン回路の
Ａ信号受信フリップフロップ１４２７またはＢ信号受信
フリップフロップ１４２８の中にラッチされるべきであ
るかどうかを示すのに用いることができる。

Ｔ１インターフェイスアウト２１０（第２Ｂ図）。

Ｔ１インターフェイス・アウト２１０は、ユニポーラ−
バイポーラ変換を与えてラインスイッチからスパン成端
装置５ＴＢ２１２を経てＴ１ラインに送り出されるべき
データを準備する。

ＴＩＩＮＴ２１７からのビット・クロック・リードＢＣ
２１８は、ＴＩ ＩＮＴ−ＯＵＴ２１０からビラトラ
並べ出すために１ビツトクロツクを与える。

Ｔ１インターフェイスイン３４１（第３Ｂ図）。

Ｔ１インターフェイスイン３４１は、入スパン成端装置
５ＴＥ３３９から受けられた情報をバイポーラ変換させ
、また入Ｔ１ラインデータストリームをリードＢＣ３０
１を通してくる中心局ビットクロックでビット位置合わ
せさせる。

フレーミング回路３４４（第３Ｂ図）。

フレーミング回路３４４への入力は、Ｔ１データ入力ス
トリームＴｌ−ＤＩと中心局ピットクロックＢＣ３４５
である。

フレーミング回路からの出力は、パス５Ｃ３４５を通る
フレームクロック（第３Ｂ図）とパスＭＢ３４６を通る
モードビットである。

モードピットは正常モードまたは探索モード表示（同期
はずれ表示）を与える。

同期はずれ表示は、Ｃ０−ＣＴＲ３０５に同期はずれ状
態の開信号情報を無効にするように通知する。

フレーム位置合せ回路３４３（第３Ｂ図）。

フレーム位置合せ回路３４３は、ＴＩデータ入入気スト
リーム遅延を与えて、それを中心局の１９３番目のビッ
トクロックで位置合せする。

これはフレーム位置合せ回路の中の順応性のある蓄積で
達成される。

フレーム位置合せ回路への入力は、フレーミング回路か
らパスＦＣ３４５を通ってくるフレームクロック、パス
ＴＩ−ＤＩを通ってくるビット位置合せされたＴＩデー
タ入カストリーム、パスＢＣ３０１を通ってくるビット
クロック及び中心局に関連するパス１９３ＢＣ３０２を
通ってくる１９３番目のピットクロックである。

７Ｌ／−ミング回路３４４からのフレームクロックは、
一般には中心局の１９３番目のピットクロックで位置合
せされない。

フレーム位置合せ回路は、入ビットストリームをフレー
ミングビット位置が中心局の１９３番目のビットクロツ
タで位置合せされるまで遅らせる。

フレーム位置合せ回路からの出力は、パス３０４にある
フレーム位置合せされたＴ１データ入力ストリームであ
る。

共通チャネル・レシーバ３５２（第８図）。

共通チャネル・レシーバ回路３５２は、リード３５１を
通ってくる共通チャネル・クロックが低いとき、ビット
位置の間共通チャネル・ビットを受ける。

共通チャネル・ビットは、パスＴＩ−ＤＩ３４２を通っ
てくるＴ１データ入力情報から受けられる。

レシーバは同期コードを検出することによって共通チャ
ネルバイト位置合せを行う。

非同期コードとコマンドを終りにさせるのに用いられる
コマンドにすぐ続く第１の同期コードが１度に１バイト
共通チャネルレシーバにおいて集められる。

次にこれらの共通チャネル・コマンド・バイトをＣ０−
ＣＴＲ３０５によって読取って集めることができる。

集められた共通チャネル・コマンドは、翻訳されてより
高いレベルの制御装置すなわち第３図のＰＲ０３７１に
よって実行される。

この回路は、ラインスイッチにおいて共通チャネルレシ
ーバ−センダの受信部分と同様に機能する。

共通チャネル・コマンドは同様の方法で集められる。

また同期が失われていると決定されれば、再同期がライ
ンスイッチにおけると同じ方法で行われる。

Ｃ０−ＣＴＲ３Ｑ５は、ＴＩラインの上で信号をするの
に用いる送受信機能を制御するために用いられるマイク
ロプロセッサを含み、実時間が十分であれば幾つかのＴ
１ラインにわたって分配されることができる。

Ｄ２信号レシーバ３６０（第７図）。

Ｄ２信号レシーバ３６０は、２４のＴ１ラインチャネル
の各々と関連するＤ２−Ａ及びＢ信号ビットを集めて蓄
積する。

従ってそれは全体で４８のＤ２信号ビットを蓄積する。

Ｄ２信号ビットの存在は、リード３４９を通ってくるＬ
ＳＢＣクロックによって示される。

このときのチャネル番号は、ＣＨ＃パス３５０の中にあ
るチャネル番号リードによて示される。

これがＡ信号ビットであるかＢ信号ビットであるかどう
かは、Ｄ ２−Ａ／Ｂ選択リーすＡＢＳ３４８によって
示される。

このリードはＣＨ＃リードと共に４８の蓄積ビットのど
れに現在のＤ２信号ビットがＤ２信号レシーバの中で蓄
積されるべきかを示す。

Ｄ２信号ビットは、パスＴＩ−ＤＩを通じてＴ１データ
入力ストリームの上で受けられる。

Ｃ０−ＣＴＲ３０５は周期的にこれらの４８のＤ２信号
ビットの各々の状態を読取る。

さらに特定すれば、Ｔ１ラインの上で受けられるＤ２信
号ビットは、第７図の７０５で示した６ ４ Ｘ Ｉ
ＲＡＭに書込まれる。

ビットをこのＲＡＭに書込むフォーマットは、Ｄ２信号
センダに用いられたものと同じである。

Ｔ１人力データは、各ビット位置の中央においてＤフリ
ップフロップ７０６によって標本化される。

このＤフリップフロップの出力は、Ｄ２信号ＡまたはＢ
ビットをＲＡＭへのデータ入力リードへＤ２信号ビット
位置の間供給する。

Ｄ２信号ビット位置の間、適当なアドレスがデータセレ
クタ７０１によってパスＣＨ＃３５０を通るチャネル番
号とクロック復号回路からリードＡＢＳ−３４８を通る
Ｄ２−Ａ／Ｂ選択とからパス７１０を通ってＲＡＭ７０
５に供給される。

書込み可能は、Ｄ２信号ビット位置の後半の間パス７１
１を通してＲＡＭへ加えられる。

これによって信号ビットをＲＡＭの適当な場所に書込ま
せる。

Ｃ０−ＣＴＲ３０５は、Ｄ２信号ビット位置の間を除い
て、任意の時間にＲＡＭから任意の信号ビットを読取る
ことができる。

Ｃ０−ＣＴＲ３０５は、パス３１６を通る６つのアドレ
ス・す・−ドの上に読取られるべきＲＡＭビットのアド
レスを供給する。

ＲＡＭからのビット読取りは、Ｄ２データリード３１５
の上のＣ０−ＣＴＲ３０５に戻される。

Ｃ０ＣＴＲ３０５がＤ２信号ビット位置の間ＲＡＭを読
取ることを試みれば、パス３１７を通る待ち信号は、リ
ードＬＳＢＣ３４９によってＣＯ−ＣＴＲ３０５に供給
される。

次にＣ０ＣＴＲ３０５は、待ち信号が読取り走査を完了
する前に除かれるまで遅れる。

次にＣ０ＣＴＲ３０５は、周期的にＲＡＭの中の４８の
信号ビットを走査する。

Ｃ０−ＣＴＲ３０５はまた、どの信号ビットの中の状態
の変化をも監視してこれらの状態の変化について瞬断フ
ィルタリングを行う。

もし状態の変化が検出されて瞬断フィルタリングの間続
けば、Ｃ０−ＣＴＲ３０５は、その変化を中心局にある
より高いレベルの制御装置すなわちＰＲ０３７１に知ら
せる。

再び第３図を参照すると、ＰＲ０３７１は、複数のＣ０
−ＣＴＲに接続して複数のＴ１ラインと一緒に動作する
こと及びデジタル・スイッチング・マトリックスが複数
のＴＩラインを収容できることが当業者に分かるであろ
う。

ライン回路２０１−０（第２，３及び１４図）。

第２Ａ図の２０１−０のようなライン回路の上の８つの
状態ビットまでが、マイクロプロセッサであってもよい
、ラインスイッチ制御装置ＬＳ−ＣＴＲ２３１によって
書込み及び読取りができる。

これらの状態ビットをアドレスする場合、ＬＳ−ＣＴＲ
２３１は、ライン番号アドレスをパス２６８を通ってリ
ード２６２の上に供給し、ビット番号アドレスをリード
２６６の上に供給する。

状態ビットに書込む場合には、第２Ａ図の復号器２６４
は、ＷＢ２６４−０のような書込み可能リードを通して
適当なライン回路を選択する。

ＬＳ−ＣＴＲ２３１は、状態ビットに書込まれるべきデ
ータをデータ・リード２６７を通して供給する。

パス２６２と２６６とを通るデータとアドレスが確立し
たとき、ＬＳ−ＣＴＲ２３１は、書込み可能リードＷＥ
２６５の上に負になるパルスを供給する。

これはＷＢ２６４−０のようなパスを通る書込み可能を
リード２６７の上のデータビットを第１４図に示す８ビ
ツトのアドレスできるラッチ１４１９の選択された状態
ビットに書込む選択されたライン回路に供給する。

ライン回路への３ビツト・アドレス母線２６６は、アド
レスできるラッチ１４１９の中の状態ビットの１つを選
択する。

状態ビットを読取る場合、ＬＳ−ＣＴＲ２３１はまた、
第２Ａ図のり−ド２６２と２６６を通して読取られるべ
き状態ビットのアドレスを供給する。

リード２６６を介してアドレスされた選択された状態ビ
ットは、第２Ａ図の倍数記号で示されたすべてのライン
回路にアドレスされる。

次に選択された状態ビットは、２６０−０のようなリー
ドへゆくデータセレクタ１４１７（第１４図）の出力に
与えられる。

読取られている適切なラインは、次にデータセレクタ２
６０（第２Ａ図）によって選択されて選択された状態ビ
ットをＬＳ−ＣＴＲ２３１ヘリード２６１を通して与え
る。

従ってＬＳ−ＣＴＲ２３１は、書込み命令と読取り命令
で任意の状態ビットを直接に書込みまたは読取ることが
できる。

ＬＳ−ＣＴＲ２３１によって読取られ得る状態ビットの
１つは、新捕捉を検出するための信号である。

新捕捉信号は、リート１４１６を介して第１４図のライ
ン回路に読取られる。

普通には、この新捕捉信号は、例えば正規の電話器へ接
続するための標準型ライン回路用のループクロージャで
ある。

ＰＢＸラインに対するようなある特殊の形式のライン回
路においては代りとして新捕捉信号がグランドスタート
であることがある。

ＬＳ−ＣＴＲ２３１によって読むことのできる残りの７
つの状態ビットは、ＬＳ−ＣＴＲ２３１から書込むこと
のできるアドレスできるラッチ１４１９からの状態ビッ
トである。

これらの状態ビットは、例えばリングリレーを操作する
ため、試験リレーを操作するため及び空き・ふさがり（
Ｂ／Ｉ）情報のための状態ビットを含むことができる。

ライン新捕捉を検出する場合には、ＬＳ−ＣＴＲ２３１
は連続的に新捕捉リード１４１６を走査する。

特定のライン回路を走査する場合は、ＬＳ−ＣＴＲは、
パス２６２の上のライン回路のアドレスとパス２６６の
上の「スイッチフック」検出器の状態ビットのアドレス
の位置を決定する。

この状態ビットが０ＦＦ−ＨＯＯＫを示すならば、ＬＳ
−ＣＴＲ２３１はこれが新捕捉であるかどうかを決める
ためにそのときさらに空き・ふさがり（Ｂ／Ｉ）状態ビ
ットを検査しなければならない。

これをするために、ラインスイッチ制御装置２３１は、
データセレクタ２６０へのり−ド２６１の上の同じライ
ンアドレスとり−ド２６６の上の空き・ふさがり状態ビ
ットのビットアドレスをアドレスの位置を決定する。

これはラインスイッチ制御装置に空き・ふさがり状態ビ
ットを読取らせる。

もしこれが新捕捉であれば、空き・ふさがり状態ビット
は、空き状態を示す。

この場合には、その回線は０ＦＦ−ＨＯＯＫで空いてい
る。

これが新捕捉でなければ、空き・ふさがり状態ビットは
、ふさがり状態を示す。

これはすでに会話に入っているラインである関連のライ
ンまたは新捕捉がすでに検出されたラインは、０ＦＦ−
ＨＯＯＫでふさがっていることを示す。

新捕捉がＬＳ−ＣＴＲ２３１によって検出されるとき、
それは空き・ふさがりビットをこの回線に対してセット
する。

これはデータをリード２６７を通してデータを与える（
このリードを１に設定する）ことによって１をこの状態
ビットに書込むことによって行われる。

ラインアドレスと状態ビットアドレスは、リード２６２
と２６６を通って置かれ、２６５への書込み可能と復号
器２６４を経てリード２６４−０へゆく書込み可能は、
他の信号が固定されたのちに使用可能にされて、空き・
ふさがりに書込むことを行う。

次にＬＳ−ＣＴＲ２３１は、新捕捉共通チャネル・コマ
ンドを第２図の２４７にある共通チャネルセンダを介し
て送り続ける。

新捕捉をもった回線の回線番号の一致を含むこの共通チ
ャネル・コマンドは、２４７によってパルスとして送り
出されて共通チャネル・レシーバ３５２（第３Ｂ図）に
よって受けられる。

中心局は、共通チャネル・コマンドを受信するとそのコ
マンドを翻訳する。

このコマンドの翻訳は、主にＣ０−ＣＴＲ３０５による
より高いレベルの制御装置（例えばＰＲ０３７１）によ
って行われる。

中心局は、関連のＴ１ラインの上の空きチャネルを捕捉
して、次にこの捕捉されたライン空きチャネルに関連の
ラインを割当てるためにＴ１ラインに送られるべき共通
チャネル・コマンド・確認符号のフォーマットを作る。

この共通チャネル・コマンドの確認は共通チャネル・セ
ンダ３２７と関連してチャネル割当て一共通チャネル確
認符号をラインスイッチへ送るＣ０−ＣＴＲ３０５へ与
えられる。

この共通チャネルの確認符号は、ＬＳ−ＣＴＲ２３１と
協力して回路２４７によって受けられる。

ＬＳ−ＣＴＲ２３１が全コマンドを受けるとき、それは
このチャネル割当て確認符号コマンドを翻訳して実行し
、チャンネル割当て記憶装置２３４の中のチャネルのア
ドレスにおいて回線番号の割当てを行う。

このチャネルに対応するチャネル割当て記憶装置内の空
きふさがりビットはまた、ＬＳ−ＣＴＲ２３１によって
セントされる。

このときに、ライン回路は、関連のチャネルに割当てら
れる。

符号器１４０６（第１４図）からめ８つの通話ビットは
次にデータセレクタ１４０Ｂ（第１４図）を経てＬＣＤ
０パス２０２−０に与えられて、しまいにそのチャネル
タイムの間Ｔ Ｉ−ＤＯに与えられる。

ひと度このＰＣＭ通話パスが設立されると、発信音を中
心局にあるデジタル・スイッチング・マ） ＩＪラック
ス７３から加入者へ割当てられたチャネルに戻すことが
できる。

また、第６と第１２のフレームにある最小有意ビットの
間、Ｄ２信号ビットを符号器からの出力の代りに最小有
意通話ビット位置の中にデータセレクタ１４０８によっ
て挿入できる。

殆んどのライン回路の上で、スイッチフック検出状態は
、Ａビン１位置とＢヒフ１位置の両方に挿入される。

ひと度量線番号がチャネル割当て記憶装置２３４に入れ
られてしまうと、このチャネルはもはや簡単にはＴ１デ
ータイン２１９からＴ１データアウト２０９ヘループを
作るように接続されない。

その代り、Ｔ１データインは、第１４図の１４３３のよ
うな復号器及びライン回路の中の１４２７と１４２８の
ようなり２信号フリップフロップに供給される。

Ｔ１データアウトはまた、１４０６のような符号器から
ＰＣＭ及び１４１０のような制御装置からのＤ２信号ビ
ットとして供給される。

正規の電話器に接続されたライン回路から、Ａ及びＢヒ
フ１位置の両方にあるＤ２信号ビットは、単にスイッチ
フック状態であるにすぎない。

従ってチャネルがチャネル割当て記憶装置２３４に割当
てられたのちのライン新捕捉に続イて、Ａ及びＢビット
はチャネルに対するＴ１データ・アウト２０９の上で（
それらがループになった状態にあったので）０から（そ
れらが制御装置１４１０から供給されているので）１へ
変化する。

その回線が今は０ＦＦ−ＨＯＯＫであるのでこれらのビ
ットは今は１である。

Ａ及びＢビットにおける１のこの状態は、中心局へのＴ
１ラインの上で続くであろうし、Ｄ２信号受信器３６０
においてこのチャネルに対応するＡ及びＢ記憶場所の中
に受けられるであろう。

回路３６０（第３Ｂ図）の中のＤ２信号ビットを走査し
ているＣＯ−ＣＴＲ３０５は、これらのＤ２信号ビット
に対する状態の変化（状態の安定な変化）を検出し、こ
のチャネルにおける０ＦＦ−ＨＯＯＫへのこの変化を処
理装置ＰＲ０３７１へ知らせるであろう。

これは回線がうまくそのチャネルに割当てられてなお０
ＦＦ−ＨＯＯＫであることを証明している。

これによってＤ２Ａ及びＢビットを用いてのダイヤル・
パルシングをライン回路からＤ２信号レシーバ回路３６
０へ先に送ることができる。

また、Ｄ２信号ビットをＤ２信号センダ３２５からライ
ン回路の中のフリップフロップ１４２７と１４２８に関
連したチャネルに割当てられたライン回路に送ることが
できる。

このライン回路にＤ２信号を送るというこの特徴は、Ａ
ビットのような１つのビットが回線の上の蓄電池逆転を
求める要求を示し、もう１つのビット例えばＢビットが
回線の一方の側で接地を置くことを示すようなＰＢＸ回
線で用いるための特殊な種類のライン回路においてのみ
用いられる。

この点において、商用アイテムであってもよい第１４図
のデータセレクタ１４０８は、リードＬ８ＢＣ２２６と
ＡＢＳ２２７を通ってくる信号の組合せによって選択で
きる４つの入力をもっている。

これらの入力の中の２つは図示のようにパス１４０７に
おいて一緒にストラップされて符号器１４０６をデータ
セレクタ１４０８へ延ばして符号器をこれらのコードの
組合せの２つによって選択できるようにする。

ＬＳＢＣとＡＢＳパルスを用いて、選択は次のように起
り、選択された入力はデータセレクタ１４０８からその
入力リードＬＣ−ＤＯ２０２−０に延ばされる： ＬＳＢＣＡＢＳ 選択 １ １ 符号器１４０７ ０ ０ １ 制御装置１４１０−Ｄ２−Ａｏ
０ 制御装置１４１０−Ｄ２−Ｂ正規の電話器に接続
された回線の場合には、制御装置１４１０は、ダイヤル
パルス方式に応答する同じＡとＢの信号レベルを出力し
、それによってこれらの信号は、リードＬＳＢＣとＡＢ
Ｓの上のパルスを用いてＤ２信号レシーバ３６０へ伝送
するため論理Ｏと１を含むＤ２−ＡとＢの０Ｎ−ＨＯＯ
Ｋと０ＦＦ−ＨＯＯＫ信号に変換される。

そしてダイヤルパルスのブレーク・ペリオドの間０のス
トリングがありメイク・ペリオドの間１のストリングが
ある。

フレーミング回路 ラインスイッチ回路にあるフレーミング回路２２１（第
２Ｃ図）と中心局にあるフレーミング回路３４４（第３
Ｂ図）についてこれまでに説明した。

このような各フレーミング回路に対するさらに詳細な略
図と状態線図が第５ないし５Ｂ図にあり、さらに詳細な
説明を次に行う。

フレーミング回路は、違反検出（フレーム同期のなくな
ったことの検出）と偶数フレームの１９３番目のビット
に関連する繰返し０００１１１パターンについてのリフ
レーミングをＤ２−ＡｊＢ信号の目的に対する正常の６
番目を１２番目のフレームの識別を随喜することなく与
え、従って奇数フレームの１９３番目のビットを１秒当
り４キロビツトの共通線信号方式に対して自由にする。

リフレーミングは６ｍｓより少ない平均値で達成される
。

フレーミングパターン０００１１１は１２フレーム毎に
だけ繰返すので、新しい形式のフレーミング回路がリフ
レームタイミングの要求に合うように考案された。

この回路は、市販で入手できる１２の集積回路パッケー
ジを必要とするだけである。

フレーミング回路は２つのモードで動作する。

すなわちフレーム同期が得られるときの正常モードと同
期はずれであるが同期を探索しているときの探索モード
である。

第５図の例示的フレーミング回路は、３つのランダムア
クセスメモリ、ＲＡＭＩ 、２及び３から成っている履
歴記憶装置５０７を含んでいる。

複数のフレームから成るビットの連続ストリームがパス
ＴＩ−ＤＩを通って到達するので、第１の２つのフレー
ムのビートはＲＡＭ１の記憶場所Ｏ〜３８５においてビ
ット毎に蓄積されるようになる。

これらのビットの各々は、ＲＡＭに蓄積されるので、Ｒ
ＡＭ１にあった対応するビットがＲＡＭ２に転送され、
ＲＡＭ２にあった対応するビットがＲＡＭ３に転送され
てＲＡＭ３にあったビットにとって代る。

この過程は、フレーミング回路が正常モードにあっても
探索モードにあっても連続的である。

従って履歴記憶装置の各ＲＡＭは、２つの引続くフレー
ムのビットを蓄積し、それによって履歴記憶装置５０７
は実際には３８６個のあり得るフレームビット位置の各
々に対して送りレジスタとして作用する。

従って３つのＲＡＭ内のすべての位置は、交互のフレー
ムの中の最後の３つのビットの履歴を与える。

任意の位置の試験と監視をするときに、フレーミング回
路は違反検出器５１０を用いて履歴記憶装置の中の３つ
のビットとＴｌ−ＤＩの上の現在の入ビットとを監視す
る。

正常モードにおいては、フレーミングビット位置、すな
わちビット位置３８５、だけが試験される。

探索モードにおいてはすべてのビット位置Ｏ〜３８５が
試験される。

与えられたビット位置の４つのビットを監視するための
理由は次の通りである。

フレーミンクパターン０００１１１０００−−−のため
に、特定のビット位置の３つの前の標本を現在の標本と
共に同期はずれ（違反）状態があるかどうかを決めるた
めＯこ試験することが必要である。

妥当な組合せの可能性は次の通り６つである： ００１ ０１１ １ １１ １１０ １００ ｉｏｏ。

４つのビットの他の１０の組合せは不当な組合せである
。

このようにして正常モードにおけるフレーミングピット
位置３８５を監視する場合に、６つの妥当な組合せの中
の１つが見出されれば、インフレーム状態が仮定される
。

探索モードへの転換は、あらかじめ定められた数の監視
検査が失敗したときにのみ行われるので、過渡誤り状態
による転送を防ぐ。

また、探索モードの中の３８６のすべてのビット位置０
〜３８５を調べるときには、３８６の位置の１つだけが
たえず妥当な組合せを示すはずであることが期待される
。

この妥当な組合せが１つ、しかも１つだけのビット位置
に残り、そしてあらかじめ定められた数の調べの間続い
たのちにだけ、正常モードへ戻る転換が行われる。

在来めフレーミング回路においてはデータビット位置が
信頼レベル検査を超える時間に対して探索モードの間フ
レーミングパターンを含むならば、誤りのフレーミング
が起ることがある。

さらに特定すれば、第５図のフレーミング回路の種々の
エレメントを次のように説明する。

１ フレーム計数器５０３ フレーミング回路が正常モードにあるとき、フレーミン
グピット位置を識別するために９ビツトフレーム計数器
が用いられる。

この計数器は、計数３８５に達したのちにビット・クロ
ック・パルスで払われる。

従って計数器はＯから３８５普でを計数することによっ
て３８６ビツト毎に再循環する。

３８５という計数はフレーミングピット位置が存在する
ことを示す。

フレーム計数器は普た、履歴記憶装置の中のアドレスを
探索モードに用いるために識別する。

履歴記憶装置の中のアドレス０ないし３８５は、すべて
のあり得るフレーミングピット位置に対する情報を蓄積
するのに用いられる。

２ 履歴記憶装置５０１ 前述のようＩこ、履歴記憶装置５０７は、３つのＲＡＭ
から戒っている。

この記憶装置は、３８６のあり得るフレーミングピット
位置の各々に関連する３つの以前の調べを蓄積するため
に探索モードの間用いられる。

履歴記憶装置は９ビツトフレーム計数器によってアドレ
スされて、３８６ビツト位置の各々に対して異なるアド
レスを与える。

履歴記憶装置は、各ビットタイム（第５Ｃ図参照）の前
半の間読取られて、各ビットタイムの後半の間書込普れ
る。

履歴記憶装置から読取られた情報は、現在のＴ１データ
ビットと共にこのビット位置にあるフレーム違反を試験
するのに用いられる。

履歴記憶装置がビットタイムの後半に書込１れるとき、
履歴記憶装置力）ら読取られた２つの最小有意ビットが
２つの最大有意ビット位置に書込１れる。

現在のＴ１データビットが履歴記憶装置の最小有意ビッ
ト位置に書込１れて、この情報が履歴記憶装置に書込１
れる前に３ビツトレジスタに蓄積される。

これは履歴記憶装置の中のこの項目をこのビット位置（
３８６ビツトあと）の次の発生に対して更新する。

正常モードにおいては、履歴記憶装置のアドレス３８５
だけが該当する。

この場所は現在のフレーミングビットに関連する履歴情
報を含んでいる。

この情報は現在のフレーミングピット位置におけるフレ
ーム違反を試験するために用いられる。

３ 違反履歴記憶装置５１２ 違反履歴記憶装置５１２は、ＩＫＸＩ ＲＡＭで構成
されている。

この記憶装置は、探索モードにある３８６のあり得るフ
レーミングビット位置の各々に対して異なるアドレスを
与えるために９ビツトフレーム計数器５０３によってア
ドレスされる。

違反履歴記憶装置においてＯないし３８５としてアドレ
スされた場所だけが用いられる。

この記憶装置は各ビットタイムの前半の間読出されて各
ビットタイムの後半の間書込斗れる。

この記憶装置におけるビット位置はフレーム違反が探索
が始１って以来すでに関連のビット位置に対して起って
し芽っている場合にのみ、探索モードにおいて「０」を
含む。

正常モードにおいてはこの記憶装置はたえず「１」をロ
ードされる。

４ 違反検出器５１０ 違反検出器５１０は、現在のビット位置の中のフレーム
違反を試験するために用いられる。

この回路は、現在のＴｌデータビットをこのビットの３
つの前の標本と共に履歴記憶装置からの読みとして検査
する。

前述のように、妥当なフレーミンクハターンを表わすこ
れら４つのビットを用いる６つの４ビット符号がある。

他の１０の可能な４ビット符号はフレーム違反を表わす
。

違反検出器５１０の出力■Ｐ５１１はフレーム違反を表
わすパターンが現在のビット標本に対して検出されると
きは常に論理「Ｏ」である。

違反検出器の１つの可能なインプレメンテ−ジョンが第
５Ｂ図に示されている。

これを実現するためには３つより少ない集積回路パッケ
ージを必要とするだけである。

第５Ｂ図を参照すると、履歴記憶装置５０７のＲＡＭ３
からの出力５０８は、パスＴＩ−ＤＩにおける現在の標
本に先だってビット受信された１１５８ビツトの値を示
す。

パス５０８ （ｄ ＮＡＮＤゲー）５５７の第１の入力
に直接接続され、コンバータ５５１を経てＮＡＮＤゲー
ト５５８の第１の入力に接続される。

履歴記憶装置５０７のＲＡＭ２からの出力５０９Ｂはパ
スＴ Ｉ −Ｄ Ｉにある現在の標本に先立ってビット
受信された７７２ビツトの値を表わす。

パス５０９ＢはＮＡＮＤゲート５５６の第１の入力に直
接接続され、インバータ５５２を経てＮＡＮＤゲート５
５５の第１の入力に接続される。

履歴記憶装置５０７のＲＡＭ１からの出力５０９Ａはパ
スＴＩ−ＤＩにある現在の標本に先立ってビット受信さ
れた３８６ビツトの値を表わす。

パス５０９Ａは、ＮＡＮＤゲート５５５の第２の入力に
直接接続され、インバータ５５３を経てＮＡＮＤゲート
５５６の第２の入力に接続される。

ＮＡＮＤゲート５５５と５５６の出力はそれぞれＮＡＮ
Ｄゲート５５７と５５８の第２の人カニ接続される。

Ｔｌ−ＤＩにある現在のビット標本はＮＡＮＤゲート５
５８の第３の入力に直接接続され、インバータ５５４を
経てＮＡＮＤゲート５５１の第３の入力に接続される。

ＮＡＮＤゲート５５７と５５８の出力はそれぞれＮＡＮ
Ｄゲート５５８の第１及び第２の入力にそれぞれ接続さ
れる。

ＮＡＮＤゲート５５９の出力は違反検出器の出力ＶＰに
接続される。

第５Ｂ図を参照して前述された論理構造の試験から、検
出器の出力ＶＰは１０の許されない４ビツトパタースの
１つが検出器入力５０Ｂ、５０９Ａ。

５０９Ｂ、及びＴＩ−ＤＩに現われるときは常に論理Ｏ
状態を仮定することが分かる。

５２人力ＮＡＮＤゲート５１４ ２人力ＮＡＮＤゲート５１４は、第５図の違反検出器５
１０の出力ＶＰ５１１と違反履歴記憶装置５１２の出力
ＶＨ５１３との間に論理和計算機能を与える。

■Ｐ甘たはＶＨのいずれかが論理「Ｏ」にあれば、ＮＡ
ＮＤゲート５１４の出力５１２は論理ｒｌＪである。

探索モードにおいては、■リードの上の「１」は現在の
標本に対してまたは現在のビット位置と関連ある探索が
始１つでからの前の標本に対してのいずれかにフレーミ
ングパターン違反を示す。

正常モードにおいては、■リードは違反を検出すべきフ
レーミングピット位置に対してのみ試験される。

この場合に違反履歴記憶装置５１２からの出力ＶＨは常
に「１」である。

従って出力■の上の「１」は現在のフレーミングビット
標本（すなわち正常セードにおいてＶ −Ｖ ＰＪに対
するフレーミングパターン違反を示す。

６ ｒ３８５Ｊ検出器５０５ 第５図のｒ３８５Ｊ検出器５０５の出力は、フレーム計
数器５０３が計数３８５に達するとき論理「０」である
。

リード５０６の上のこの検出器の出力ＦＣは、フレーム
計数器がＯから３８４捷での状態にあるとき論理ｒｌＪ
である。

正常モードにおいては、検出器５０５からの「０」出力
は、フレーミングピット位置のあることを示す。

この検出器からの「０」出力は、ｒＯＪをＲＯＭ５１６
を介して７ビツト５１８のＣＬＲビット（最大有意ビッ
ト）に入れさせる。

これは、フレーム計数器を次のビットクロックパルスの
発生のときに払わせる。

１つの３人力ＮＡＮＤゲートを必要とするこの検出器の
可能なインプレメンテ−ジョンが第５Ａ図に示されてい
る。

第５Ｂ及び５Ａ図に示したインプレメンテ−ジョンを用
いると、違反検出器５１０．２人力ＮＡＮＤゲート５１
４及び「３８５」検出器５０５は、一緒に市販で入手可
能な３つの集積回路パッケージを必要とする。

７ ＲＯＭ（固定記憶装置）５１６ １２８Ｘ８ＲＯＭ５１６は、インプレメンテ−ジョンに
用いられた汎用逐次機械の組合せ論理部分を与えるため
に用いられる。

２５６Ｘ８ＲＯＭが用いられれば、第５図の２人力ＮＡ
ＮＤゲート５１４は、ＲＯＭへの入力としてＶＰとＶＨ
の両方を用いることによって除くことができるであろう
。

ＲＯＭへの７つのアドレス・リード入力は、次の通りで
ある： ａ リード５０６の上のＦＣ入力 ＦＣ入力は、フレーム計数器が計数３８５であるときに
のみ「０」である。

ｂ リード５１５の上の７人力 正常モードにおいては、■入力は、フレーミング違反パ
ターンが現在のフレーミングビット標本に対して存在す
るときにのみ「１」である。

探索モードにおいては、■入力の上のｒｌＪは現在の標
本管たは探索が始められて以来の現在のビット位置の前
の標本のいずれかに対してフレーミング違反を示す。

Ｃリード５２０の上のモードＭＢ リード５２０の上のモードビットＭＢは、回路の同期状
態を正常モードかまたは探索モードのいずれかであると
して識別する。

このリードの上の「Ｏ」は、正常モードを示し、一方「
１」は探索モード（同期はずれ状態に対して）を示す。

ｄ 状態リード５１９Ｃ４リード） 状態リード５１９の上の入力は、汎用逐次機械の現在の
状態数を識別する。

正常モードと探索モードにおいては、これらのリードは
、１６の異なる状態１で識別する。

ＲＯＭからの出力の７つだけが用いられる。

これらの出力は、次の状態と汎用逐次機械からの出力を
識別する。

これらの出力はすべて、７ビツトＤフリツプフロツプ・
レジスタ５１８に入れられる。

これらの出力の各々の使い方は、次の８項に説明される
。

８７−ピッドレジスタ５１８ ７−ピッドレジスタは、汎用逐次機械の状態と出力を含
む。

このレジスタは、３−ビット・レジスタと共に２つの６
角形Ｄフリップフロップ集積回路パッケージから成って
いる。

このレジスタの中のビット位置は、ビットＯ〜６、それ
ぞれ最下位ビットから最上位ビット１で、として識別さ
れる。

このレジスタの中のビット位置の各々の一致検出は次の
ようにして与えられる： ａ ビット６（ＣＬＲリード５２２） ビット６の位置は、フレーム計数器の同期クリア入力へ
送られた論理値を含む。

レジスタの中のこのビットは、ＲＯＭへのＦＣ入力が論
理「０」を含むときは常に、論理「０」をロードされる
。

これは、フレーム計数器を次のビットクロックパルスの
上でクリアさせる。

レジスタの中のこのビットはまた、フレーミングビット
位置が場所を決められたとき、探索モードにおいて論理
ｒＯＪをロードされる。

これはフレーム計数器をフレーミングピット位置と同期
させる。

他のすべての場合には、レジスタの中のこのビット位置
は、論理「１」を含む。

ｂ ビット５（ビット５２１の上の■、アウト）レジス
タの中のこのビット位置は、第５図の違反履歴記憶装置
５１２の中に書込１れるべき情報を蓄積するのに用いら
れる。

リフレーム探索の間、レジスタの中のビット５は、ＲＯ
Ｍへの■入力が「１」を含むときに常に論理「０」をロ
ードされる。

これはｒＯＪを現在のビット標本（ｖｐ＝ｏ）に対する
違反パターンがある場合か、現在のビット位置の探索が
始捷って以来の過去の標本（ＶＨＯ）があるかいずれか
の場合、違反履歴記憶装置５１２に書込１れる。

ＶＰとＶＨの両方が「１」であれば、（すなわとＶ＝ｒ
ＯＪ ）、レジスタのビット５の位置に「１」がロード
され、それは次に違反履歴記憶装置５１２に書込捷れる
。

これは違反がこのビット位置に対してフレームの探索の
開始以来昔だ起らなかったことを示す。

正常モードにおいては、レジスタの中のビット５は絶え
ず「１」をロードされ、違反履歴記憶装置５１２にすべ
ての「１」を書込む。

Ｃビット４（リード５２０を通るモードビット）レジス
タの中のビット４の位置は、現在のモードすなわち正常
モードか探索モードのいずれかの一致検出を含む。

ｄ ビットＯ〜３（パス５１９を通る状態ビット）レジ
スタの中のビット位置Ｏ〜３は、汎用逐次機械の現在の
状態を含む。

正常セードと探索モードにおいて、これらのビットは、
１６の状態の中の１つを識別する。

ＲＯＭ出力は、このレジスタにロードされるべき次の状
態を含む。

フレーミング回路のタイミング フレーミング回路のタイミングが第５Ｃ図に示されてい
る。

フレーミング回路によって要求される唯一のクロッキン
グは、入Ｔ１ライン・データビット・ストリームから引
出されるピットクロックである。

ビットクロックの低いから高いへの転換は、各ビット時
間の始めに起ることが仮定されている。

そのとき、ピットクロックは、ビット時間の５０幅の間
高い状態にある。

再び第５図を参照すると、ピットクロックから導かれた
フレーミング回路の動作は次の通りである： ａ ９−ビットフレーム計数器５０３は、ピットクロッ
クの立上り端で増やされるかまたは同期的に払われる。

これは各ビット時間の始めにこの計数器を増やすかまた
は払うかする。

ｂＤフリップフロップ・レジスタ５１８ト５０１は、各
ビット時間の中央でピットクロックの高いから低いへの
転換時にロードされる。

Ｃ履歴記憶装置５０７と違反履歴記憶装置５１２に入る
項目は、各ビット時間の後半の間にピットクロックが低
いとき、これらの記憶装置への書込みパス使用可能ＷＥ
を使用可能にすることによって書込１れる。

正常モード状態のダイヤグラム 正常モードの場合の状態線図が第５Ｄ図に示されている
。

正常モードの状態は、状態番号を伴ったｒＡＪによって
表わされている。

正常モードには状態ＡＯ〜Ａ１５によって表わされた１
６の状態がある。

探索モードは番号を伴ったｒＢＪによって表わされてい
る。

誤り宣言に続く探索モードの中に入れられる最初の状態
は状態Ｂ１である。

正常モードから探索モードへ転換するとさに、状態ＢＯ
ではなくて状態Ｂ１が入れられる。

状態ＢＯは、違反履歴記憶装置５１２をすべての「１」
に初期設定するためにのみ用いられる。

この場合には、違反履歴記憶装置が正常モードにおいて
絶えず「１」をロードされるので、状態ＢＯをバイパス
することができる。

状態Ａ１５は正常操作においては用いられない。

状態Ａ１５が万−入れられるような場合は、無条件転送
が状態ＢＯへの第１のビットクロックパルスのときに起
る。

従って電力が最初に回路に加えられるときか捷たは誤り
によって状態Ａ１５が入れられれば、フレーム探索が開
始される。

第５Ｄ図の正常モード状態線図は、前記米国特許第４０
１６３８８号に記載されたものと同様である。

しかし正常モードにおける状態の数は、誤りフレームを
宣言して探索モード（状態Ｂ１）に入る前により大きい
誤りコードを考慮して大きくされた。

正常モードにおいては、フレーミング回路は、普通、状
態ＡＯにある。

正常モードにおける状態転換は、フレーミングビット位
置の間（ＲＯＭへのＦＣリード入力＝４０Ｊ）のみに起
る。

ＡＯ塩以外状態は、フレーミング違反パターンが検出さ
れた場合（ＲＯＭに入る■ソー１人力「１」）のみ入れ
られる。

正常モード状態線図において増やされた状態数は、フレ
ーミングピット位置における単一ビットの伝送誤りによ
って探索モードに入るのを防止するために必要である。

例えば正常フレーミング・シーケンス０００１１１００
０は、フレーミング・ビット位置の中の単一ビットの伝
送誤りによる０００１０１０００になる。

この場合に、フレーミング・パターン違反は、４つの連
結するフレーミングビット標本に対して検出される。

この４つの連続する違反に対する違反検出器への入力は
、００１０，０１０１．１０１０゜及び０１００によっ
て与えられる。

これらの４つの連続する違反は、フレーミング回路を状
態Ａ１２へ進普せる。

これに続いて、次の１２フレームの間フレーミング・ビ
ットの中に伝送誤りがそれ以上ないならば、回路は状態
ＡＯへ戻る。

フレーミング回路が同期はずれになるならば、回路は急
速に状態Ｂ１に進み、探索モードを開始する。

探索モード状態の線図 探索モード状態の線図における１６の状態が第５Ｅ図に
示されている。

この線図におりる状態の説明は次の通りである： １ 状態ＢＯ 状態ＢＯは、探索モードの間にフレーミング・ビット位
置の場所を決めるときに障害があると入れられる。

状態ＢＯは、探索を再び始めるのに用いられる。

状態ＢＯに入る転換は、ＦＣリードが論理「０」にある
とき起る。

フレーミング回路は、３８６ビツトタイムの開状態ＢＯ
にあり、最後にＦＣリードが論理「０」に再びなり、そ
のときにフレーミング回路が状態Ｂ１に入る。

状態ＢＯにある間、ＲＯＭは絶えず論理「１」出力の通
用をＶアウト・リードに行なう。

これは、違反履歴記憶装置５１２を、「１」を書込むこ
とによって、この記憶装置の最初の３８６の場所に初期
設定する。

状態ＢＯは、誤りフレーム状態が正常モードで検出され
るときバイパスされる。

この場合に違反履歴記憶装置が正常モードにおいて「ｌ
」を絶えずロードされているので、状態Ｂ１を直接穴れ
ることができる。

２ 状態Ｂ１ ＢＯの状態は、単に違反履歴記憶装置５１２を初期設定
するために使われるだけであるから、フレーミングビッ
ト位置の実際の探索は状態Ｂ１において始する。

この回路は、■がｒＯＪであるビット位置の場所が決定
される１で状態Ｂ１にとど１す、現在の標本及び過去の
履歴のいずれにもフレーム違反が検出されなかったビッ
ト位置を示す。

最初に状態Ｂ１を通過するときに、違反履歴記憶装置５
１２からのＶＨビットは、すべてビット位置に対して「
１」である。

しかし引続いて状態Ｂ１を通過するときは、関連のビッ
ト位置の前の標本に違反があったとすれば、ＶＨＩＪ−
ド論理「０」の値を含むことができる。

状態Ｂ１から状態Ｂ２への転換は、リードＦＣが「０」
になったときの最後の発生に続くフレーミング違反パタ
ーンのない最初のビット位置に対して起る。

回路がｒＯＪになるリードＦＣの次の発生寸で状態Ｂ１
にとど１つていれば、それはリードＦＣが「ｌ」である
３８５のビット位置すべてに対してフレーム違反であっ
たことを示す。

リードＦＣが状態Ｂ１において「０」になれば、次に与
えられるように状態Ｂ１から２つの可能な転換がある：
ａＶが「０」であれば、それは、これがフレーミングピ
ット位置であって回路が状態Ｂ４に進むことを示す。

ｂｙが「１」であれば、それはフレーム違反パターンの
ないビット位置がなかったことを示す。

これはありそうにない状態である。

その理由はそれが３８６ビツト位置のどれもが妥当なフ
レーミングパターンを含捷ないことを示すからである。

この状態は、ハードウェアの故障状態があるかどうかを
探索する間、妥当なフレーミングピット位置に伝送誤り
があった場合に生ずることがある。

この場合には、フレーミング回路は、状態ＢＯに戻って
違反履歴記憶装置をすべて「１」に再び初期設定する。

この場合に妥当なフレーミングビットの探索が再び開始
される。

３ 状態Ｂ２ （「Ｏ」になるリードＥＣの最後の発生に続く）最初の
フレーミングビット候補の場所か決められるとき、その
回路は、状態Ｂ２に入る。

もう１つのフレーミングピット候補が［ＯＪになるリー
ドＦＣの次の発生の前に場所が決められれば、回路は、
状態Ｂ３へ進む。

回路が「Ｏ」になるリードＦＣの次の発生音で状態Ｂ２
にとど１つていれば、次に与えられるように状態Ｂ２か
らの２つの可能な転換がある： ａＶか「１」であれば、リードＦＣ＝ ｒｏＪである場
合のビット位置は、フレーミングピット候補ではない。

これは標本化された３８６ビツト位置すべてに１つしか
もただ１つの残りのフレーミングピット候補があること
を示している。

この場合にフレーミング回路は状態Ｂ４に進む。

ｂｖが「Ｏ」であれば、リードＦＣ−ｒＯＪの場合のビ
ット位置は第２のフレーミングピット候補である。

この場合にフレーミング回路は状態Ｂ１に戻る。

４ 状態Ｂ３ 第２のフレーミングピット候補が調べられている最初の
３８５ビット位置において発生するとき、回路は状態Ｂ
３に入る。

状態Ｂ３に入ることは、なお２つ以上のフレーミングピ
ット候補があることを示す。

「０」になるリードＦＣの次の発生１で回路が状態Ｂ３
にとど１っていて、そのときに回路は再び状態Ｂ１に進
む。

従って回路は３８６ビツト位置毎に状態Ｂ１に戻る。

回路は、３８６ビツト位置すべてが通過して、フレーミ
ングビツト候補が１つしかもただ１つになる捷で状態Ｂ
ＬＢ２及びＢ３を介してループし続ける。

この場合に回路は状態Ｂ４に進む。

５ 状態Ｂ４ 残っているフレーミングピット候補が１つしかもただ１
つだけのとき、回路は状態Ｂ４に入る。

回路はこの唯一０残りの候補が再び発生する１で（Ｖ−
ｒＯＪで示される）この状態にとど呼り、そのときに回
路は状態Ｂ５に進む。

この状態転換のときに、ＲＯＭはまた論理「０」をＣＬ
Ｒリード０上に出力し、同期クリアをフレーム計数器に
与える。

これはフレーム計数器をピットクロックの次の発生で払
わせる。

これはフレーム計数器を新しいフレーミングピット位置
に同期させる。

回路がフレーミングピット候補を検出しないで、３８６
のビット位置のすべてに対して状態Ｂ４にとど１れば、
回路は状態ＢＯに戻る。

これはフレーム違反が唯一の残りの候補に対して発生し
たありそうもない状態である。

この状態ＢＯへ戻る転換は、リードＦＣがｒＯＪになっ
て、リード■が論理「１」である場合に起る。

６ 状態Ｂ５．Ｂ６及びＢＴ 回路は新しいフレーミングピット位置の発生のときに、
状態Ｂ５に入る。

状態Ｂ５．Ｂ６及びＢＴは、回路が状態Ｂ１に進む前に
新しいフレーミングピット位置がさらに３つ発生するこ
とを要求する遅延を与える。

この遅延によって履歴記憶装置５０７の中の場所ｒ３８
５Ｊを新しいフレーミングピット位置に更新できる。

履歴記憶装置の中のこの場所は、新しいフレーミングピ
ット位置に関連するフレーム違反を検出するために用い
られる。

７ 状態Ｂ８〜Ｂ１５ 履歴記憶装置の場所「３８５」が新しいフレーミングピ
ット位置に対して更新されたとき、回路は状態Ｂ８に入
る。

状態Ｂ８〜Ｂ１５は、これが実際には正常モードに入る
前のフレーミングピット位置であるという信頼を確立す
るのに用いられる。

信頼レベルを確立することは、安定なフレーミングピッ
ト位置が発見できなかったときの障害状態において、回
路が探索モードと正常モードの間を行ったり来たりしな
いようにする。

このようにして、新しいフレーミングピット位置は、正
常モード（状態ＡＯ）に戻る前に安定であることを確め
られる。

状態Ｂ８〜Ｂ１５の場合に、転換は新しいフレーミング
ピット位置の間だけ行われ、そのときリードＦＣは「０
」になる。

このビット位置の間、リード■が「０」であれば回路は
次のより高い番号の状態に進む。

リード■が論理「１」にあれば、それはフレーミング違
反パターンが新しいフレーミングピット位置を検出した
ことを示す。

この場合に、回路は状態ＢＯによってリフレーム探索を
再び開始する。

誤りフレーム検出時間とりフレーム時間 上述のように第５Ｄ図の状態線図は、探索モードに到達
するために米国特許第４０１６３８８号における標準Ｄ
２フレーミングに対して提案された方法に対するよりも
多くの違反を検出することを要求する。

しかし提案された回路に対する平均の誤りフレーム検出
は、Ｄ２アプローチ（１，８９ｍ５）に対する特許第４
０１６３８８号の回路における誤りフレーム検出時間と
同じ速さであることが期待される。

このことはＤ２アプローチが違反を検出している現在の
標本と共に先行するフレーミングピットだけを調べるの
で間違いない。

この場合に、誤りフレーム状態には各フレーム標本にお
いて違反を検出する可能性が５０％ある。

提案された回路においては、正常モードにおいて現在の
フレーミング標本がフレーミング・ビットの前に３つの
標本と共に調べられる。

この場合に誤りフレーム状態の間に各標本における違反
を検出する可能比が１６分の１０すなわち６２．５％あ
る。

従って誤りフレーミングが起るとき、回路は急速に状態
ＡＯから状態ＢＯに進むはずである。

計算によれば、フレーミングピット候補の数を１つしか
もただ１つに減らすための平均時間は（第５Ｅ図の状態
Ｂｌ、Ｂ２及びＢ３のループにおいて）はんの２．２５
ｍ５である。

これに続いて、３．２５ｍ５のフレーミングピット位置
がさらに１３生ずるには、状態Ｂ２から状態ＡＯへ進む
必要がある。

従って全平均リフレーム時間はほんの５．５ｍｓである
。

次に１０ｍ５以内のリフレーム探索の確率を考えよう。

この場合に１つしかもただ１つのフレーミングピット候
補に減らすのに許される時間は、１０−３．２５＝６．
７５ｍｓである。

これによって第５Ｅ図の状態Ｂ１ 、Ｂ２及びＢ３のル
ープを６．７５１０．２５＝２７回通過てきる。

１０ｍ５以内にリフレームする確率はそのとき次１１ のように与えられる：〔’１６・ゼ・而〕・３８５＝０
．９９９９９８である。

従って１０ｍ５以内のリフレームの確率は０．９９９９
９８である。

このフレーミング装置は、また、リフレームタイミング
を減らしながら標準のＤ２フレームパターン０１０１０
１でフレーミングするために適用できるであろうことが
分かるはずである。

標準のＤ２フレーミングに対して回路を変えることによ
り履歴記憶装置５０７を１つのＩＫＸＩＲＡＭに減らし
、違反検出器５１０を１つの排他的論理和ゲートに変え
る。

この原理はまた、履歴記憶装置幅の中で適当な数のビッ
トを選ぶこと及び適当な違反検出器を設計することによ
って任意の繰返しパターンで迅速フレーミングを遠戚す
るのに使うことができる。

例えば、その回路は異なる違反検出器をもっている３ビ
ツト幅の履歴記憶装置を用いることによって０００１０
１０００１０１−−−ノ々ターンでフレームするように
容易に変えることかできる。

この場合に、０００１１００１０．０１０１．０１０へ
１０１０及び１０００以外の違反検出器へのすべてのパ
ターンは、違反である。

６６６２−１Ｈ２信号を搬送するＰＣＭチャネルの符号
ビットで誤りのフレーミングをする可能比はわずかであ
るので、繰返しの０００１１１パターンをシミュレート
することによって障害を生ずる。

これはＭＢリードを用いて警報として知らせることがで
きる。

代りの繰返し０００１０１パターンは、この万一のこと
を除くために選択的に用いることができる。

さらに、６番目と１２番目のＤ２信号フレームの識別と
フレーム同期を与えるのに適用できる０００１１１及び
０００１０１とは別の他の繰返しパターンかある。

これらのパターンは：００００１ ０００１１ ０１０１１ ０１１０１ ０１１１１ １０１１１ ０１ １００１ １１１１１ である。

これらの代りのもののどれをも用いることは勿論クロッ
ク復号回路とＤ２クロック抽出回路とを適当に変えるこ
とを必要とするであろう。

そのような変更は好ましい実施例に鑑みて、当業者には
明らかであるであろうから、詳細については述べない。

一般目的のフレーミング回路 一般に、第５図のフレーミング回路は、任意の繰返しフ
レーミングパターンでフレームを作るのに用いることが
できる。

またフレームの長さくすなわちフレームビット位置間の
ビットの数）は任意の数にすることができる。

このフレーミングアプローチを他のフレーミングパター
ンと他のフレーム長さに対して適用するのに必要な回路
における変更が次のように与えられる： １ フレーム計数器５０３は、フレームビット間のビッ
ト位置の数を計数するのに十分なビットをもっていなけ
ればならない。

例えばフレーミングビット位置の間に３８６のビットが
ある場合には、この計数器は３８５ｆで計数するのに十
分なビット（９ビツト）をもっていなければならない。

２ 検出器５０５は、フレーミングピット繰返し速度に
対応するビット位置の数より１小さい計数を検出するよ
うに選ばれなければならない。

例えば、フレーミングビットが３８６ビツト毎に起る場
合、この検出器は３８５の計数を検出しなければならな
い。

３ 他のパターンでフレーミングする場合、履歴記憶装
置５０７の中のカラムの数は減らされても増やされても
よい。

また履歴記憶装置の各カラムの中のビットの数は、フレ
ーミングピット位置の繰返しの間のビット位置の数に対
応しなければならない。

レジスタ５０１は巾を履歴記憶装置５０７の巾に等しく
選ばれなければならない。

履歴記憶装置の必要な巾は繰返しフレーミングパターン
を調べることによって決する。

各ビット位置においては履歴記憶装置からの出力が現在
のビット標本と共に現在の標本がフレーム違反を示すか
示さないかを決定するために調べられる。

履歴記憶装置の巾は履歴記憶装置からの前の標本か現在
のビット標本と共にビットのこの数（履歴ビット＋現在
のビットの数）に対する可能なパターンの少なくとも半
分がフレーミング違反を示すように十分なビットを与え
るように選ばなければならない。

この数のビットが、パターンの少なくとも半分がフレー
ミング違反を示すように選ばれるならば、リフレーム時
間を迅速に達することができる。

履歴記憶装置の巾は半分より少ないパターンがフレーム
違反を示すように減らすことができる。

しかしそのような場合、リフレーム時間が大きくなる。

履歴記憶装置は、パターン（履歴記憶装置の出力＋現在
の標本）の幾分かがフレーム違反を示すように少なくと
も十分な巾に選ばなければならない。

４ 違反検出回路はその入力に与えられたパターンが■
Ｐ出力リード５１１の上でフレーミング違反パターンを
示すかどうかを適当に示すように組合せ論理設計のもの
でなければならない。

入力はこのビット位置の現在の標本と一緒の履歴記憶装
置からの現在のビット位置の前の標本であるだけである
。

違反検出器５１０はこめ組合せ論理機能にＲＯ，Ｍを与
えることができる。

５ 違反履歴記憶装置のカラム５１２の中のビットの数
は、フレーミングビット位置の繰返し速度に対応するビ
ット位置の数に等しくなければならない。

フレーミング回路の残りの部分は、第５図に示されたよ
うに残っている。

探索モード状態線図は、第５Ｅ図に示したのと同じであ
る。

ひと度１つしかもただ１つの候補が残れば（Ｂ８〜Ｂ１
５の状態）、フレーミングピット位置の中で信頼を得る
ために与えられた状態の数は、信頼レベルが変えられる
べきであれば増やしたり減らしたりすることができるで
あろう。

正常モード状態の線図は、第５Ｄ図に示された通りであ
る。

この線図における状態の数は、探索が開始される前に望
斗れた違反失敗速度に依存して増やされたり減らされた
りすることができる。

本発明の２・３の例示的実施例を説明したが、変形は本
発明の精神と範囲から離れることなく行われ得ることが
当業者には容易に理解されるであろう。

【図面の簡単な説明】

第１図は本発明を具体化しているデジタル・スイッチン
グ方式のシステムブロック線図、第２Ａ２Ｂ及び２Ｃ図
は第２Ｄ図のように並べると第１図に示したラインスイ
ッチのさらに詳細なブロック線図になり、第３Ａ及び３
Ｂ図は第３Ｃに示したように並べると第１図のデジタル
中心局のさらに詳細なブロック線図になり、第３Ｄ図の
ように第２Ｂ図を第３Ａ図の上におくと第２図及び第３
図が相互接続されて第１図に示す完全なデジタルスイッ
チング方式を形成し、第４図は第２及び３図の受信パス
に示したクロック復号回路の詳細ブロック線図、第４Ａ
図は第４図のクロック復号計数器状態を示すチャート、
第５図は第２及び３図に示したフレーミング回路の線図
、第５Ａ図は第５図に示したｌ’−３８５Ｊ検出器の線
図、第５Ｂ図は第５図の違反検出器の線図、第５Ｃ図は
フレーミング回路のタイミングを示す波形線図、第５Ｄ
図は第５図のＲＯＭでプログラムされたタイミング回路
の正常モードを示す状態線図、第５Ｅ図は第５図のＲＯ
Ｍでプログラムされたフレーミング回路の探索モードを
示す状態線図、第６図は第９図に示した共通チャネルセ
ンターレシーバの線図、第７図は第３Ｂ図に示したＤ２
信号レシーバの線図、第８図は第３Ｂ図に示した共通チ
ャネルレシーバの線図、第９図は第３Ａ図に示したクロ
ック復号回路の線図、第１０図は第３Ａ図に示したＤ２
信号のセンダの線図、第１１図は第３Ａ図の共通チャネ
ルセンダの線図、第１２図はデジタル中心局における送
信回路波形、デジタルストリーム及びチャネルの名称を
示し“、中心局ビットクロックＢＣと１９３ＢＣを含み
、第１３図はラインスイッチとデジタル中心局における
受信回路の波形、デジタルストリーム及びチャネル名称
、第１４図は第２及び３図のラインスイッチに組込捷れ
たライン回路の要点の線図である。 １０Ｌ１０４・・・・・・ラインスイッチ、１０２・・
・・・・Ｔ１ライン、１０３・・・・・・デジタル中心
局、２０１０・・・・・・ライン回路ｏ１２０４，２０
８，２６０・・・・・・データセレクタ、２１０・・・
・・・Ｔ１インターフェース・アウト、２１２，２１５
・・・・・・スパン成端装置（ＳＴＥ）、２１γ・・・
・・・Ｔ１インターフェース・イン、２２０・・・・・
・復号器、２２１・・・・・・フレーミング回路、２２
４・・・・・・クロック復号回路、２３１・・・・・・
ラインスイッチ制御装置、２３４・・・・・・チャネル
割当記憶装置、２３６・・・・・・レジスタ、２４７・
・・・・・共通チャネル・センダーレシーバ、３００・
・・・・・クロック、３０５・・・・・・制御装置、３
２５・・・・・・Ｄ２信号センダ、３２１・・・・・・
共通チャネルセンダ、３２９．３３Ｌ３３３・・・・・
・データ・セレクタ、３３５・・・・・・ＴＩインター
フェース・アウト、３４１・・・・・・Ｔ１インターフ
ェース・イン、３１９，３４７・・・・・・クロック復
号回路、３３７，３３９・・・・・・５ＴＥ１３４３・
・・・・・フレーム割当回路、３４４・・・・・・フレ
ーミング回路、３５２・・・・・・共通チャネルレシー
バ、３６０・・・・・・Ｄ２信号レシーバ、３７１・・
・・・・処理装置、３Ｔ３・・・・・・デジタル交換マ
トリックス、４０４゜４０５．４１８，４２０，４２４
・・・・・・フリップ・フロップ、４０７・・・・・・
排他的論理和ゲート、４１１・・・・・・４ビツト計数
器、４１６・・・・・・１２状態計数器、５０１・・・
・・・３ビツトレジスタ、５０３・・・・・・９ビツト
フレーム計数器、５０５・・・・・・１３８５Ｊ検出器
、５０γ・・・・・・履歴記憶装置、５１０・・・・・
・違反検出器、５１２・・・・・・違反履歴記憶装置、
５１６・・・・・・固定記憶装置、５１８・・・・・・
７ビツトＤフリツプフロツプレジスタ、６０１・・・・
・・３ビツト計数器、６０７゜６０８・・・・・・Ｄフ
リップフロップ、６１０・・・・・・８ビット送りレジ
スタ、７０１・・・・・・データセレクタ、１０５・・
・・・・ランダムアクセス記憶装置（ＲＡＭ）、８０１
・・・・・・３ビツト計数器、８０７・・・・・・８ビ
ット送りレジスタ、９０３・・・・・・８ビツト計数器
、９０９・・・・・・１２状態計数器、１００４・・・
・・・ＲＡＭ、１１０１・・・・・・３ビツト言１数器
、１１０６・・・・・・８ビット送りレジスタ、１４０
０・・・・・・遅延制御装置、１４０２・・・・・・２
線−４線ハイブリツド、１４０４，１４３５・・・・・
・低域フィルタ、１４０６・・・・・・符号器、１４０
Ｂ。 １４１７・・・・・・データセレクタ、１４１０，１４
３７・・・・・・制御装置、１４１９・・・・・・８ビ
ツト・アドレス可能なラッチ、１４２７．１４２８・・
・・・・Ｄ２信号フリップフロップ、（）内数字・・・
・・・パスの数。

Claims (1)

1. 【特許請求の範囲】 １ 各フレームが複数の多重ビツト情報チャネルと少な
   くとも１つの追加ビットとを含み、あらかじめ定められ
   たフレームが各多重ビツト情報チャネルの少なくとも１
   つのあらかじめ定められたビット位置において信号情報
   の置換に用いられる情報送信手段および受信手段を具備
   するフレーム編成時分割多重システムにおける、フレー
   ム同期とリフレーミングを結合させて、前記あらかじめ
   定められたフレームの識別および共通線信号方式を行う
   装置であって、 連続する偶数番号のフレームに対する前記少なくとも１
   つの追加ビット位置を示す信号を発生するクロック復号
   回路３１９および前記情報送信手段ＴＩ−ＤＯに結合さ
   れて前記あらかじめ定められたフレームの識別に使用す
   るのに適当な繰返しビットパターンを挿入するデータセ
   レクタ３３３と； 前記情報受信手段ＴＩ−ＤＩに結合された入力端子を有
   し、連続するフレームのビットを蓄積する履歴記憶装置
   ５０７と前記繰返しパターンが存在するか否かを決定す
   るため入来するビットと共に前記蓄積されたビットを監
   視する違反検出器５１０とを具備するフレーミング回路
   ２２１と；前記違反検出器５１０に結合され、連続する
   偶数番号のフレームの前記少なくとも１つの追加ビット
   位置において前記繰り返しビットパターンが検出された
   ときに第１の同期状態信号を発生し、前記繰り返しビッ
   トパターンが検出されないときには第２の同期状態信号
   を発生するように動作し、さらに前記第２の状態信号が
   発生されるときは前記連続する偶数番号のフレームのた
   だ１つのビット位置における前記繰り返しビットパター
   ンの存在が続いて生じるか否かを監視する如く動作する
   フレーミング制御回路と； 前記フレーミング回路および前記送信手段に結合されて
   前記第１の状態信号が発生されるときには前記送信手段
   によって送られる奇数番号フレームの前記少なくとも１
   つの追加ビット位置に信号情報を挿入する如く動作する
   共通線信号手段とを具備している装置。 ２ 前記あらかじめ定められたフレームが６番目と１２
   番目毎のフレームを含み、前記少なくとも１つのあらか
   じめ定められたビット位置が前記あらかじめ定められた
   フレームの各チャネルの最小有意ビット位置を含む特許
   請求の範囲第１項記載の装置。 ３ 前記繰返しビットパターンが２進シーケンス０００
   １１１から戒る特許請求の範囲第２項記載の装置。 ４ 前記繰返しビットパターンが２進シーケンス０００
   １０１から成る特許請求の範囲第２項記載の装置。 ５ 前記フレーミング制御回路がさらに前記履歴記憶手
   段に蓄積される履歴ビット信号値を有する１対の連続的
   に受信されたフレームのビット位置にそれぞれ対応する
   複数の指示ビットを蓄積する違反履歴記憶手段と；前記
   違反履歴記憶手段に書込む手段に接続された第１の出力
   部と前記第１及び第２の同期状態信号の存在を指示する
   第２の出力部とを有し、前記第２の出力部がその第１の
   入力に接続されている逐次状態論理機械と；前記検出手
   段の出力部に接続された第１の入力部と前記違反履歴記
   憶手段の任意の場所の内容を読出す手段に接続された第
   ２の入力部とを有し、前記逐次状態論理機械の第２の入
   力部に接続された１つの要素出力への第１と第２の入力
   部に現れる信号を論理和計算する組合せ論理要素とを具
   備し、それによって前記逐次状態論理機械が、前記第１
   の同期状態信号が発生されたときには前記繰り返しビッ
   トパターンの存在に対して偶数番号のフレームの前記少
   なくとも１つの追加ビット位置のみを検査する動作を行
   なうように接続され、かつ前記第２の同期状態信号が発
   生されたときには前記繰り返しビットパターンに対して
   前記履歴記憶手段および前記違反履歴記憶手段と関連し
   て各フレームビット位置を検査する動作を行なうように
   接続されている特許請求の範囲第１項記載の装置。 ６ 前記逐次状態論理機械の組合せ論理部分が前記偶数
   番号フレームの少なくとも１つの追加ビットの中のフレ
   ーム同期がなくなったことを過渡フィルタリングで検出
   するのに用いるためおよび、フレーム同期のなくなった
   ことが前記第２の同期状態信号によって示されるときに
   は常に、あらかじめ定められた信頼時間の間、前記偶数
   番号のフレームのただ１つのビット位置のみにおいて前
   記繰返しビットパターンの再発生を探索するのに用いる
   ために適当な複数の論理状態を与えるようにプログラム
   された固定記憶手段を具備している特許請求の範囲第５
   項記載の装置。