JPS5824949A - Test system for operation device - Google Patents
Test system for operation deviceInfo
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- JPS5824949A JPS5824949A JP56123378A JP12337881A JPS5824949A JP S5824949 A JPS5824949 A JP S5824949A JP 56123378 A JP56123378 A JP 56123378A JP 12337881 A JP12337881 A JP 12337881A JP S5824949 A JPS5824949 A JP S5824949A
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- arithmetic
- central processing
- control unit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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Abstract
Description
【発明の詳細な説明】
この発面は並列処理システムにおける複数台の演算装置
の試験方式に関する。DETAILED DESCRIPTION OF THE INVENTION This invention relates to a method for testing a plurality of arithmetic units in a parallel processing system.
従来、並列処理システムにおける複数台の演算装置の試
験は１台ずつ順番に実行していた。したがって演算装置
の台数が増えれば増える程、試験のための所要時間が増
加するという欠点があった。Conventionally, testing of a plurality of arithmetic units in a parallel processing system has been performed one by one in sequence. Therefore, as the number of arithmetic devices increases, the time required for testing increases.
この発明の目的は演算装置の試験時に、共通制御装置に
接続される全ての演算装置を同時に選択する回路を共通
制御装置内に設けることＫより、演算装置台数に比例し
て試験奥行時間が長くなるという従来の欠点を解決し、
複数の演算装置の試験実行時間を大幅に短縮させる並列
処理システムの試験方式を提供するととにある。The purpose of this invention is to provide a circuit in the common control device that simultaneously selects all the arithmetic devices connected to the common control device when testing the arithmetic devices. Solving the conventional drawback of becoming
It is an object of the present invention to provide a test method for a parallel processing system that significantly reduces the test execution time of a plurality of arithmetic units.
この発明によれば、中央処理装置と、共通制御装置と、
複数の演算装置とから構成される並列処理システムにお
いて、前記共通制御装置に１前記中央処理装置からの演
算すべきデータを受取った後前記複数の演算装置にデー
タを送出する演算装置制御部と、前記中央処理装置から
の試験実行指示により前記複数の演算装置への同時実行
指示を行う演算装置選択部とを設けることにより、前記
中央処理装置からの同一データを用いて前記複数の演算
装置の試験が同時に実行されることを可能とする。According to this invention, the central processing unit, the common control unit,
In a parallel processing system comprising a plurality of arithmetic units, an arithmetic unit control unit that sends data to the plurality of arithmetic units after receiving data to be operated on from one of the central processing units to the common control unit; By providing an arithmetic device selection unit that instructs the plurality of arithmetic devices to perform simultaneous execution based on a test execution instruction from the central processing unit, the plurality of arithmetic devices can be tested using the same data from the central processing device. can be executed simultaneously.
次にこの発明について図面を参照して詳細に説明する。Next, the present invention will be explained in detail with reference to the drawings.
この発明の実施例を示す第１図において、並列処理シス
テム蝶中央処理装置１と、共通制御装置２と、２つの演
算装置３，４とＫよや構成されており、このうち共通制
御装置２ＦＪ共通制御部２１．演算装置３，４への処ｍ
Ｉ！求の優先度を選択する優先度選択部２２、演算装置
３，４の起動を決定する演算装置決定部２３、共通制御
部２１と演算装！ｉ１３ 、４との間のデータ転送制御
を主として行う演算装置制御部２４とを含んでいる。In FIG. 1 showing an embodiment of the present invention, the parallel processing system is composed of a central processing unit 1, a common control unit 2, two arithmetic units 3 and 4, and a common control unit 2FJ. Common control unit 21. Processing to arithmetic units 3 and 4
I! A priority selection unit 22 that selects the priority of a request, an arithmetic unit determination unit 23 that determines activation of the arithmetic units 3 and 4, a common control unit 21, and an arithmetic unit! i13, i14, and an arithmetic unit control section 24 which mainly controls data transfer between i13 and i4.
中央処理装置ｌからバスケーブル１０１を介して初期設
定が要求されると共通制御部２１は演算装置決定部２３
内の試験モード７リツプフロツプ２３３ｔ”論理＠Ｏｍ
に設定する。よって演算装置決定部２３内の決定回路２
３１ 、２３２の各ゲート２３１ｍ 、 ２３２ｍが閉
じ、グー） ２３１ｂ 、 ２３２ｂが開けられる。中
央処理装置１から業務用データの演算要求がバスケーブ
ル１０１を介して行なわれると共通制御部２１は処！要
求線１０３ Ｋ論！＠１’ ｔ−出力する。優先度選択
部２２はビジー表示線１０６をチェックし、演算装置１
３のビジー状態を、表示＋Ｈ１０６上の信号が論！＠ｌ
”にょシ、ビジーでないことを論理＠０＃によりｖ繊す
る。When initial settings are requested from the central processing unit l via the bus cable 101, the common control unit 21
Test mode 7 lip-flop 233t” logic @Om
Set to . Therefore, the determination circuit 2 in the arithmetic device determination unit 23
The respective gates 231m and 232m of 31 and 232 are closed, and the gates 231b and 232b are opened. When a calculation request for business data is made from the central processing unit 1 via the bus cable 101, the common control unit 21 performs a process! Demand line 103 K theory! @1' t-output. The priority selection unit 22 checks the busy display line 106 and selects the
The signal on display +H106 indicates the busy state of 3! @l
``Nyoshi, use logic @0# to indicate that you are not busy.
ビジー表示線１０６がｍ理＠Ｏ”ならば演算装置選択１
１０４ＫＩ］ｌｉｌ理１１”を出力することにより決定
同層１１＃とじて出力され、演算装置１３に処理要求を
行う。ビジー表示線１０６から論理１１ｍが入力される
と、優先度選択部２２はビジー表示＃！ １０７をチェ
ックする０ビジ一表示＃ １０６ 、１０７がともに論
理１１”ならば優先度選択部２２はバスケーブル１０２
を介して共通制御部２１に優先度選択部２２が処理要求
受付中であることを伝え、共通制御部２１は処理要求受
付中が屏除されるまで待たされる。If the busy display line 106 is "m operation@O", arithmetic unit selection 1
104KI]lil logic 11'' is output as the determined same layer 11#, and a processing request is made to the arithmetic unit 13. When logic 11m is input from the busy display line 106, the priority selection unit 22 indicates that it is busy. Display #! Check 107 0 Busy Display # If both 106 and 107 are logical 11", the priority selection unit 22 selects the bus cable 102.
The priority selector 22 notifies the common control unit 21 via the process request that the priority selection unit 22 is accepting a processing request, and the common control unit 21 is made to wait until the status of accepting a process request is removed.
今、決定回路２３１の出力がインタフェース線１０８上
で論理″″ｌ”となシ、かつ決定回路２３２の出力がイ
ンタフェース線１０９上で論理＠Ｏ’に′ｌｋシ、演算
装置３での演算実行が決定されたとすると、共通制御部
２１は中央処理装置ｌから演算すべきデータ會読出し、
演算装置制御部２４を介してバスケーブル１１０ 、１
１１上に送出する。演算装置３はインタフェース線１０
８から論！１１１”を入力しバスケーブル１１０からの
データを引取）、演算装置４はインタフェースｉｌｌ
１０１から論ｍ”ｏ”を入力しバスケーブル１１１から
のデータは引取らない。Now, the output of the decision circuit 231 becomes logic ""l" on the interface line 108, and the output of the decision circuit 232 becomes logic @O' on the interface line 109, and the arithmetic unit 3 executes the operation. is determined, the common control unit 21 reads out the data to be calculated from the central processing unit l,
The bus cables 110 and 1 are connected via the arithmetic device control section 24.
11. Arithmetic device 3 has interface line 10
Discussion from 8! 111" and receives data from the bus cable 110), the arithmetic unit 4 interfaces ill
Logic m"o" is input from bus cable 101, and data from bus cable 111 is not received.
演算装置３での演算結果は演算装置３内のバッファ（図
示していない）Ｋ格納され、演算装置！ｌｔ３はバスケ
ーブル１１０１ｅ介して演算装置制御部２４に演算終了
を伝える。演算装置制御部２４は共通制御部２１を介し
て中央処理装置ｌに演算装ｆｌｌｔ３における演算終了
を伝える。中央処理装置１ｌｔｌ上の業務プログラムが
共通制御部２１に演算装置３からの演算結果読出しを要
求した後、共通制御部２１はバスケーブル１１２ を介
して演算装置制御部２４に演算装置３からの演算結果読
出しを要求する。演算装置制御部２４はバスケーブル１
１０を介して演算装置３から演算結果を絖み出し、共通
制御部２１を介して中央処理装置ＩＫ演算結果を送出す
る。The calculation results in the calculation device 3 are stored in a buffer (not shown) K within the calculation device 3, and the calculation results are stored in the calculation device 3. lt3 notifies the arithmetic unit control unit 24 of the completion of the computation via the bus cable 1101e. The arithmetic unit control unit 24 notifies the central processing unit 1 via the common control unit 21 of the completion of the calculation in the arithmetic unit fllt3. After the business program on the central processing unit 1ltl requests the common control unit 21 to read the calculation results from the calculation unit 3, the common control unit 21 requests the calculation unit control unit 24 to read the calculation results from the calculation unit 3 via the bus cable 112. Request reading of results. The arithmetic device control unit 24 connects the bus cable 1
The calculation result is outputted from the calculation unit 3 via the CPU 10, and the calculation result is sent to the central processing unit IK via the common control unit 21.
次に試験時における動作について説明する。中央処理装
置１内の試験プログラムがバスケーブル１０１を介して
共通制御部２１に試験モード設定を要求すると、共通制
御部２１はインタフェース線１１３を介して試験モード
クリップ７０ツブ２３３を論理″１１”に設定する。よ
ってグー） ２３１ｍ 、 ２３２ａがｌ＋４き、グー
） ２３１ｂ 、 ２３２ｂが閉じる。中央処理装置１
から試験用の演算すべきデータの送出要求が共通制御部
２１に送出されると、共通制御部２１は処理☆零線１０
３上に論理＠１”を出力する。この１ｒｌ”がゲート２
３１ｍ 、 ２３２ｍをそれぞれ通過し、決定回路２３
１と２３２の出力はそれぞれインタフェース［１０８゜
１０９上で論理＠１＃となシ、演算装置３と４の両方は
演算データ待ちの状態になる。Next, the operation during the test will be explained. When the test program in the central processing unit 1 requests the common control section 21 to set the test mode via the bus cable 101, the common control section 21 sets the test mode clip 70 knob 233 to logic "11" via the interface line 113. Set. Therefore, Goo) 231m and 232a are l+4, and Goo) 231b and 232b are closed. Central processing unit 1
When a request for sending data to be calculated for testing is sent to the common control unit 21, the common control unit 21 performs processing☆zero line 10.
Outputs logic @1” on gate 3. This 1rl” is the gate 2
31m and 232m, respectively, and the decision circuit 23
The outputs of 1 and 232 are logic @1# on the interfaces 108 and 109, respectively, and both arithmetic units 3 and 4 are in a state of waiting for arithmetic data.
この後、共通制御部２１は中央処理装置１１から試験用
データを読み出し、演算装置制御部２４を介してバスケ
ーブル１１０ 、１１１ Ｋ送出する。演算装置３はイ
ンタフェースＭ １０８からの論理″″１”を入力トシ
てバスケーブル１１０からのデータを受付可能にしてい
るので、バスケーブル１１０からの試験用データを胱堰
シ演算を行なう。同様に演算装置４も演算装置３が読取
ったデータと同一のデータをバスケーブル１１１から読
取シ演算を行う。Thereafter, the common control unit 21 reads the test data from the central processing unit 11 and sends it to the bus cables 110 and 111K via the arithmetic unit control unit 24. Since the arithmetic device 3 inputs the logic ""1" from the interface M 108 and is enabled to accept data from the bus cable 110, it performs the bladder dam calculation on the test data from the bus cable 110.Similarly, The arithmetic device 4 also reads the same data as the data read by the arithmetic device 3 from the bus cable 111 and performs arithmetic operations.
演算装置３における演算結果は演算装置３内のバッファ
（図示していない）Ｋ格納され、演算装置３は演算装置
制御部２４と共通制御部２１とを介して演算終了を中央
処理蔵置ＩＫ報告する。中央処埋装置１内の試験プログ
ラムは共通制御部２１に演ＩＩ＃装置３からの演算結果
読出しを要求すると、共通制＃部２１は演算装置制御部
２４を介して演算装置３から演算結果を読出し、中央処
理装置１に送出する。この後、試験プログラムは演算結
果の妥当性を調べる。The calculation results in the calculation device 3 are stored in a buffer (not shown) K in the calculation device 3, and the calculation device 3 reports the completion of the calculation to the central processing unit IK via the calculation device control unit 24 and the common control unit 21. . When the test program in the central processing unit 1 requests the common control unit 21 to read the calculation results from the performance II# device 3, the common control unit 21 reads the calculation results from the calculation device 3 via the calculation device control unit 24. It is read out and sent to the central processing unit 1. After this, the test program checks the validity of the calculation results.
演算装置３の場合と同様にして演算装置４での演Ｊ＃終
了は中央処理装置ｌに報告され、この後中央処理装置１
内の試験プログラムは演算装［４から演算結果を読出し
て演算結果の妥当性を調べる。In the same manner as in the case of the arithmetic unit 3, the end of the operation J# in the arithmetic unit 4 is reported to the central processing unit l, and then the central processing unit 1
The test program in the test program reads the calculation results from the calculation unit [4] and checks the validity of the calculation results.
なお、演算装置３と４との演算終了が同時に演算装置制
＠５２４ＦＣ報告されると演算装置制御部２４は共通制
御部２１を介して演算装置３．４での演算終了を中央処
理装＃ＩＫ同時に＠告し、中央処理装［１内の試験プロ
グラムは順釜に演算結果を読み出す。Note that when the completion of the computations in the computation units 3 and 4 is simultaneously reported to the computation unit system @524FC, the computation unit control unit 24 informs the central processing unit #IK of the completion of computation in the computation units 3 and 4 via the common control unit 21. At the same time, the test program in the central processing unit 1 reads out the calculation results in order.
こＯよりにして、中央処Ｊｌｌ装置１からの試験データ
は１回の演算要求により演算装置３と４の両方に同時に
送出され、演算装置３と４上の演算は同時に実行される
ので、演算装置３と４の試験の所要時間が大幅に！Ｍｉ
縮される。In this way, the test data from the central processing Jll device 1 is simultaneously sent to both arithmetic units 3 and 4 with a single arithmetic request, and the arithmetic operations on the arithmetic units 3 and 4 are executed simultaneously. The time required for testing devices 3 and 4 has been significantly reduced! Mi
Shrunk.
この発明は以上説明し九ように、試験モード設定時に複
数の演算装置が一時に選択されるように構成されてｂる
ため、試験の所要時間を大幅に短縮できるという効果が
らるっAs described above, this invention is configured such that a plurality of arithmetic units are selected at once when setting the test mode, and therefore has the effect of significantly shortening the time required for testing.
図はこの発明の実施例を示す構成図である。
１・・・中央処理装置、２−・共通制御装置、３．４・
・・演算装置、２１・・・共通制御部、２２・・・優先
度運択部、２３・・・演算袈置決定部、２４・・・演算
装置制御部、２３１ 、２３２−・・決定回路、２３３
・・・試験モード７リツプフロツプ、１０３ 、１０４
、１０５ 、１０６ 、１０７゜１０８ 、１０９
、１１３・・・インタフェース線、１０１ 、１０２
、１１０ 、１１１ 、１１２・・・バスケーブル。
特許出願人 日本電気株式会社
代理人 軍野 卑The figure is a configuration diagram showing an embodiment of the present invention. 1...Central processing unit, 2-.Common control device, 3.4.
...Arithmetic device, 21...Common control section, 22...Priority operation section, 23...Arithmetic operation decision section, 24...Arithmetic device control section, 231, 232-...Decision circuit , 233
...Test mode 7 lip flop, 103, 104
, 105 , 106 , 107° 108 , 109
, 113...interface line, 101, 102
, 110, 111, 112...bus cable. Patent Applicant: NEC Co., Ltd. Agent Hiroshi Gunno
Claims (1)
からの演算すべきデータを受取り前記複数の演算装置に
前記データを送出する演算装置制御部と、前記中央処理
装置からの試験実行指示により前記被数の演算装置への
同時実行指示を行う演算装置選択部とからなる並列処理
システムにおける演算装置の試練方式。a central processing unit, a plurality of calculation units, a calculation unit control unit that receives data to be calculated from the central processing unit and sends the data to the plurality of calculation units, and a test execution instruction from the central processing unit; A method for testing arithmetic units in a parallel processing system, comprising an arithmetic unit selection unit that instructs the arithmetic units of the augend to perform simultaneous execution.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123378A JPS5824949A (en) | 1981-08-05 | 1981-08-05 | Test system for operation device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123378A JPS5824949A (en) | 1981-08-05 | 1981-08-05 | Test system for operation device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5824949A true JPS5824949A (en) | 1983-02-15 |
Family
ID=14859091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56123378A Pending JPS5824949A (en) | 1981-08-05 | 1981-08-05 | Test system for operation device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824949A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60755A (en) * | 1983-06-16 | 1985-01-05 | Pioneer Electronic Corp | Formation of through hole |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932020A (en) * | 1972-07-28 | 1974-03-23 | ||
| JPS52122446A (en) * | 1976-04-07 | 1977-10-14 | Fujitsu Ltd | Circuit tester |
| JPS5384651A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Automatic test control system |
-
1981
- 1981-08-05 JP JP56123378A patent/JPS5824949A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932020A (en) * | 1972-07-28 | 1974-03-23 | ||
| JPS52122446A (en) * | 1976-04-07 | 1977-10-14 | Fujitsu Ltd | Circuit tester |
| JPS5384651A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Automatic test control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60755A (en) * | 1983-06-16 | 1985-01-05 | Pioneer Electronic Corp | Formation of through hole |
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