JPS5823761B2 - Directly connected multi-stage widening circuit - Google Patents

Directly connected multi-stage widening circuit

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JPS5823761B2
JPS5823761B2 JP48098606A JP9860673A JPS5823761B2 JP S5823761 B2 JPS5823761 B2 JP S5823761B2 JP 48098606 A JP48098606 A JP 48098606A JP 9860673 A JP9860673 A JP 9860673A JP S5823761 B2 JPS5823761 B2 JP S5823761B2
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transistors
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光俊 菅原
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】 本発明は、半導体集積回路、特に、低い電源電圧で駆動
せしめる半導体集積回路に適した多段増巾回路に関する
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a multi-stage amplifier circuit suitable for semiconductor integrated circuits, and particularly for semiconductor integrated circuits driven at low power supply voltages.

半導体集積回路においては、大容量の結合キャパシタが
内蔵できないために、段間を直流的に結合した直結多段
増巾回路が専ら用いられている。
In semiconductor integrated circuits, since it is not possible to incorporate large-capacity coupling capacitors, direct-coupled multi-stage amplifier circuits in which stages are coupled in a DC manner are exclusively used.

この為各段のバイアス電位は他の段との関係で大きく制
約されることになる。
For this reason, the bias potential of each stage is greatly restricted in relation to other stages.

また半導体集積回路には負荷としてインダクタンスを内
蔵せしめることができないために、主に抵抗等が用いら
れる。
Furthermore, since it is not possible to incorporate an inductance as a load in a semiconductor integrated circuit, a resistor or the like is mainly used.

トランジスタを飽和させずに動作せしめるためには負荷
抵抗に生じる直流電圧降下を大きくすることができず、
負荷抵抗を小さくしなければならない。
In order to operate the transistor without saturating it, the DC voltage drop that occurs in the load resistance cannot be increased.
Load resistance must be reduced.

特に低い電源電圧で駆動せしめる半導体集積回路に於い
てはこの問題は大きい。
This problem is especially serious in semiconductor integrated circuits that are driven with low power supply voltages.

この低い値の負荷抵抗は交流的な電圧利得をも低くする
結果になる。
This low value of load resistance also results in low AC voltage gain.

第1図に従来の増巾回路を示す如く、差動増巾器1の負
荷としてトランジスタ2のコレクタ・ベース間を短絡し
たものと抵抗7とを用い、トランジスタ2のコレクタ・
ベースの短絡点に次段のトランジスタ3のベースを接続
し、エミッタ抵抗8と負荷抵抗4をこのトランジスタ3
に直列に接続することによってトランジスタ3のバイア
スの熱的安定性を改善したものがある。
As shown in FIG. 1, a conventional amplifier circuit uses a transistor 2 whose collector and base are short-circuited and a resistor 7 as the load of a differential amplifier 1.
Connect the base of the next stage transistor 3 to the short-circuit point of the base, and connect the emitter resistor 8 and load resistor 4 to this transistor 3.
There is a device in which the thermal stability of the bias of the transistor 3 is improved by connecting the transistor 3 in series.

尚トランジスタ10、抵抗9は差動増巾回路1に定電流
を供続するもので、トランジスタ3のコレクタに出力端
子6が接続されており、回路は電源5で駆動される。
The transistor 10 and the resistor 9 supply a constant current to the differential amplifier circuit 1. The collector of the transistor 3 is connected to the output terminal 6, and the circuit is driven by the power supply 5.

かかる従来の多段増巾回路に於いては、トランジスタ3
にはトランジスタ2のエミッタ電流密度と等しい電流密
度の電流が流され、これらのトランジスタ2,3のベー
ス・エミッタ間電圧を等しくして歪率を小さくするよう
に考慮されている。
In such a conventional multi-stage amplifier circuit, the transistor 3
A current having a current density equal to the emitter current density of the transistor 2 is passed through the transistors 2 and 3, so that the base-emitter voltages of these transistors 2 and 3 are made equal to reduce the distortion factor.

この場合、抵抗7,8の抵抗値は比較的低いものを用い
て次の関係を満足するように設計される。
In this case, the resistance values of the resistors 7 and 8 are designed to satisfy the following relationship using relatively low resistance values.

ここで1゜2+IE3はトランジスタ2,3のエミッタ
電流を、R7,R8は抵抗γ、8の抵抗値を、SF3.
SF3はトランジスタ2,3の実効エミッタ面積を、ま
たmは比を表わす。
Here, 1°2+IE3 is the emitter current of transistors 2 and 3, R7 and R8 are the resistance values of resistors γ and 8, and SF3.
SF3 represents the effective emitter area of transistors 2 and 3, and m represents the ratio.

一方、製造条件によりバランくトランジスタ2,3のエ
ミッタ電流は、エミッタ抵抗γと8により、相当程度バ
ラツキが補正され、この補正はエミッタ抵抗1,8の抵
抗値が大きい程効果的である。
On the other hand, variations in the emitter currents of the transistors 2 and 3, which are balanced depending on manufacturing conditions, are corrected to a considerable extent by the emitter resistors γ and 8, and this correction is more effective as the resistance values of the emitter resistors 1 and 8 are larger.

この抵抗値の増大は電圧降下を太きくし、無歪み最大出
力を小さくする。
This increase in resistance increases the voltage drop and reduces the undistorted maximum output.

一方、トランジスタ2と3のエミッタ電流密度が等しい
ことはトランジスタ2と3の回路の直流電流増巾率が式
(1)のmで与えられ、かつ交流分に対する増巾率も上
記mに等しい。
On the other hand, the fact that the emitter current densities of transistors 2 and 3 are equal means that the DC current amplification rate of the circuit of transistors 2 and 3 is given by m in equation (1), and the amplification rate for the AC component is also equal to m.

そのため負荷抵抗4を大きくして電圧増中度を大きくし
ようとするとその直流電圧降下の為に無歪最大出力電圧
が小さくなる欠点がある。
Therefore, if an attempt is made to increase the degree of voltage increase by increasing the load resistance 4, there is a drawback that the undistorted maximum output voltage becomes smaller due to the DC voltage drop.

従って、本発明の目的は負荷抵抗に生じる直流電圧降下
を増さずに交流分に対する増中度を増しかつ大きな無歪
最大出力を得ることのできる多段結合増巾回路を得るこ
とにある。
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a multistage coupled amplification circuit that can increase the degree of amplification for AC components without increasing the DC voltage drop that occurs in the load resistance, and can obtain a large undistorted maximum output.

すなわち本発明によれば、入力端子、出力端子および共
通端子を備えた第1のトランジスタと、第1のトランジ
スタの出力端子に接続されたコレクタとベースが短絡さ
れた第2のトランジスタと、この第2のトランジスタの
エミッタに一端が接続された第1の抵抗と、第1のトラ
ンジスタの出力端子にベースが接続された第3のトラン
ジスタと、第3のトランジスタのエミッタに一端が接続
された第2の抵抗と、第3のトランジスタのコレクタに
一端が接続された負荷インピーダンスと、第1および2
の抵抗の他端と負荷インピーダンスの他端との間に接続
された電源とを有し、第3のトランジスタのエミッタ電
流密度を第2のトランジスタのエミッタ電流密度よりも
大きくして直流的電流増巾率よりも大きな交流的電流増
巾率を得ることを特徴とする多段増巾回路を得る。
That is, according to the present invention, a first transistor including an input terminal, an output terminal, and a common terminal, a second transistor whose collector and base are short-circuited and which are connected to the output terminal of the first transistor; a first resistor whose one end is connected to the emitter of the second transistor; a third transistor whose base is connected to the output terminal of the first transistor; and a second resistor whose one end is connected to the emitter of the third transistor. , a load impedance whose one end is connected to the collector of the third transistor, and the first and second transistors.
and a power supply connected between the other end of the resistor and the other end of the load impedance, and the emitter current density of the third transistor is made larger than the emitter current density of the second transistor to increase the DC current. A multi-stage amplification circuit characterized by obtaining an AC current amplification factor larger than a width factor is obtained.

本願発明によれば以下の詳細な説明で了解されるように
直流的な電流増巾率よりも大きな交流的電流増巾率を得
ることができる。
According to the present invention, as will be understood from the detailed description below, it is possible to obtain an AC current amplification rate greater than a DC current amplification rate.

さらにこの交流的電流増巾率は第2および第3の各トラ
ンジスタのエミッタ電流密度の比と第1の抵抗の電圧降
下で決まるものであり、同一の交流的電流増巾率に対し
第3のトランジスタのエミッタ電流を自由に選定するこ
とができる。
Furthermore, this AC current amplification rate is determined by the ratio of the emitter current densities of the second and third transistors and the voltage drop of the first resistor. The emitter current of the transistor can be freely selected.

すなわち第3のトランジスタの直流的バイアス電位を交
流的電流増巾率に無関係に決定でき、無歪最大出力を大
きく取ることが可能である。
That is, the DC bias potential of the third transistor can be determined regardless of the AC current amplification rate, and it is possible to obtain a large distortion-free maximum output.

次に図面を参照して本願発明をより詳細に説明する。Next, the present invention will be explained in more detail with reference to the drawings.

まず、従来の多段増巾回路と同様に、第1図を用いて本
発明を説明する。
First, the present invention will be explained using FIG. 1 in the same manner as the conventional multi-stage amplification circuit.

等何回路は従来の多段増巾回路と同じであるが、本発明
によればトランジスタ3のエミッタ電流密度をトランジ
スタ2のエミッタ電流密度よりも大きく、例えば2倍以
上に選定している。
The circuit is the same as the conventional multistage amplifier circuit, but according to the present invention, the emitter current density of the transistor 3 is selected to be larger than the emitter current density of the transistor 2, for example, twice or more.

今、トランジスタ2および3のエミッタ電流をそれぞれ
IP、2 > IP3 とし、ベース・エミッタ間電圧
をVBE2.vBE3とし、抵抗7および8の抵抗値を
R7,R8とし、抵抗8、トランジスタ3のエミッタ・
ベース、トランジスタ2のベース、エミッタおよび抵抗
γで形成されるループにキルヒホフの法則を適用すると
次式が得られる。
Now, let the emitter currents of transistors 2 and 3 be IP, 2 > IP3, respectively, and the base-emitter voltage be VBE2. vBE3, the resistance values of resistors 7 and 8 are R7, R8, resistor 8, the emitter of transistor 3,
When Kirchhoff's law is applied to the loop formed by the base, the base of transistor 2, the emitter, and the resistor γ, the following equation is obtained.

トランジスタ3のエミッタ接合面積をトランジスタ2の
エミッタ接合面積のm倍とし、トランジスタ2の飽和電
流を13 とすると ここで p:電子の電荷の絶対値 に:ボルツマン定数 T:絶対温度 を得る。
If the emitter junction area of transistor 3 is m times the emitter junction area of transistor 2, and the saturation current of transistor 2 is 13, then p: absolute value of electron charge: Boltzmann constant T: absolute temperature is obtained.

故に ここで(6)式をIP2 で微分すると従って を得る。Therefore Here, if we differentiate equation (6) with respect to IP2, we get get.

(8)式に(6)式を代入するとを得る。Substituting equation (6) into equation (8) yields.

この式(9)はエミッタ電流密度の比、すなわちこの場
合交流電流増巾率を直流電流増巾率の105%以上にな
るように設定しなければ半導体素子製造工程のバラツキ
により本願発明の目的が十分達せられないことがあり、
またむやみに大きい値を得ようとすると回路の温度特性
を劣化せしめる。
This equation (9) must be set so that the emitter current density ratio, that is, the AC current amplification rate in this case, is 105% or more of the DC current amplification rate, otherwise the purpose of the present invention will be compromised due to variations in the semiconductor device manufacturing process. Sometimes I can't reach my full potential,
Furthermore, if an attempt is made to obtain an unnecessarily large value, the temperature characteristics of the circuit will deteriorate.

今、トランジスタ2および3のエミッタ電流を変よるこ
となくトランジスタ3のエミッタ接合面積を半分にする
かもしくは、トランジスタ2および3のエミッタ接合面
積を変えることなく抵抗8ノ値ヲ小さくしてトランジス
タ3のエミッタ電流を2倍にすることにより、トランジ
スタ3のエミッタ電流密度をトランジスタ2のエミッタ
電流密度の2倍にすることができ、抵抗γによる電圧降
下を100mV、絶対温度を300°K(27°C)と
すると、式(8)より となって、交流的電流増巾率は直流的電流増巾率の1.
17倍となる。
Now, the emitter junction area of transistor 3 can be halved without changing the emitter currents of transistors 2 and 3, or the value of resistor 8 can be reduced without changing the emitter junction area of transistors 2 and 3. By doubling the emitter current, the emitter current density of transistor 3 can be made twice that of transistor 2, the voltage drop across resistor γ is 100 mV, and the absolute temperature is 300°K (27°C ), then from equation (8), the AC current amplification rate is 1.
It becomes 17 times.

また、式(8)から解るように、トランジスタ3のエミ
ッタ電流密度をトランジスタ2のエミッタ電流密度より
も大きくした状態で、抵抗7の電圧降下を小さくすると
、より大きな交流的電流増巾率が得られるが、その反面
この抵抗γの電圧降下をあまり小さくすると熱的安定性
および大信号時の出力の直線性が劣化する。
Furthermore, as can be seen from equation (8), if the voltage drop across resistor 7 is reduced while the emitter current density of transistor 3 is made larger than the emitter current density of transistor 2, a larger AC current amplification factor can be obtained. However, on the other hand, if the voltage drop across this resistor γ is made too small, thermal stability and output linearity at the time of a large signal deteriorate.

さらに、式(8)から解るように、トランジスタ2と3
のエミッタ電流密度の組み合せおよび抵抗1の電圧降下
との関係で交流的電流増巾率は決まるものであり、一定
の交流的電流増巾率に対し選べるトランジスタ3のエミ
ッタ電流には広い自由度がある。
Furthermore, as can be seen from equation (8), transistors 2 and 3
The AC current amplification rate is determined by the combination of the emitter current densities of and the relationship with the voltage drop of the resistor 1, and there is a wide degree of freedom in the emitter current of the transistor 3 that can be selected for a constant AC current amplification rate. be.

すなわち、交流的電流増巾率とは無関係に出力端子6の
直流電位を定めることができる。
That is, the DC potential of the output terminal 6 can be determined regardless of the AC current amplification rate.

またこのことは、出力端子6の直流電位を、例えば電源
5の電圧の半分にする等により、大きな振巾の出力信号
を取り出し得ることを示している。
This also shows that by reducing the DC potential of the output terminal 6 to half the voltage of the power supply 5, for example, it is possible to extract an output signal with a large amplitude.

第2〜4図は本発明の他の実施例を示したものであり、
第1図のトランジスタ2,3のかわりに複合素子を用い
たものである。
2 to 4 show other embodiments of the present invention,
A composite element is used in place of the transistors 2 and 3 in FIG.

すなわち、第2図は第1図のトランジスタ2,3のかわ
りに同種ダーリントン接続されたPNPトランジスタ2
2゜23を用いたものであり、第3図はPNP)ランジ
スタとNPNトランジスタとの異種ダーリントン接続さ
れたトランジスタ32.33を用い、トランジスタ42
のバイアスを抵抗34.35で調節したものである。
That is, in FIG. 2, a PNP transistor 2 connected in the same type of Darlington is used instead of transistors 2 and 3 in FIG.
2゜23 is used, and the transistor 42 is connected using transistors 32 and 33, which are a different kind of Darlington connection of a PNP transistor and an NPN transistor (Fig. 3).
The bias is adjusted by resistor 34.35.

第4図は、第3図と同様異種ダーリントン接続されたト
ランジスタ42,43を用いトランジスタ42のベース
相当端子とコレクタ相当端子との間にダイオード49を
接続したものである。
4, similarly to FIG. 3, transistors 42 and 43 are connected in different types of Darlington, and a diode 49 is connected between the terminal corresponding to the base and the terminal corresponding to the collector of the transistor 42. In FIG.

これらの実施例によれば、半導体集積回路に本発明を具
体化した時、エミッタ接地電流増hfeの小さな横型P
NP トランジスタをも活用できる。
According to these embodiments, when the present invention is implemented in a semiconductor integrated circuit, a horizontal type P with a small emitter ground current increase hfe
NP transistors can also be used.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の直結多段増巾回路および本願発明の第1
の実症例を説明する回路図である。 第2〜4図はそれぞれ本願発明の他の実施例を示す回路
図である。 1・・・・・・差動増巾器、2,3,10・・・・・・
トランジスタ、4,7,8,9,34,35・・・・・
・抵抗、5・・・・・電源、6・・・・・・出力端子、
49・・・・・・ダイオード、22.23,32,33
,42,43・・・・・・複合トランジスタ。
FIG. 1 shows a conventional direct-coupled multistage amplifier circuit and a first embodiment of the present invention.
It is a circuit diagram explaining an actual case. 2 to 4 are circuit diagrams showing other embodiments of the present invention, respectively. 1... Differential amplifier, 2, 3, 10...
Transistor, 4, 7, 8, 9, 34, 35...
・Resistance, 5...Power supply, 6...Output terminal,
49...Diode, 22.23,32,33
, 42, 43... Composite transistor.

Claims (1)

【特許請求の範囲】[Claims] 1 人力信号を受ける第1のトランジスタと、該第1の
トランジスタの出力端と一方の電源端との間に接続され
たPN接合素子および第1の抵抗の直列回路と、前記第
1のトランジスタの出力端にベースが接続された第2の
トランジスタと、該第2のトランジスタのエミッタと前
記一方の電源端との間に接続された第2の抵抗き、前記
第2のトランジスタのコレクタと他方の電源端との間に
接続された負荷インピーダンスとを有し、前記第2のト
ランジスタのエミッタ接合面積を前記PN接合素子の接
合面積よりも小さくするか又は前記第2の抵抗の抵抗値
を前記第1の抵抗のそれよりも小さくすることにより、
前記第2のトランジスタのコレクタ出力を入力に帰還す
ることなく、前記第2のトランジスタのエミッタ電流密
度を前記PN接合素子の電流密度よりも大きくして入力
信号に対する交流的電流増幅率を直流的電流増幅率より
も大きくしたことを特徴とする直結多段増幅回路。
1. A first transistor receiving a human input signal, a series circuit of a PN junction element and a first resistor connected between an output terminal of the first transistor and one power supply terminal, and a series circuit of a first resistor of the first transistor. a second transistor whose base is connected to the output terminal; a second resistor connected between the emitter of the second transistor and the one power supply terminal; and a second resistor whose base is connected to the output terminal; and a load impedance connected between the second transistor and the power supply terminal, and the emitter junction area of the second transistor is made smaller than the junction area of the PN junction element, or the resistance value of the second resistor is made smaller than the junction area of the second transistor. By making the resistance smaller than that of 1,
Without feeding back the collector output of the second transistor to the input, the emitter current density of the second transistor is made larger than the current density of the PN junction element to change the AC current amplification factor for the input signal to a DC current. A direct-coupled multi-stage amplifier circuit characterized by a higher amplification factor.
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Cited By (1)

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JPS62137859U (en) * 1986-02-25 1987-08-31

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