JPS58223361A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
発明の対象
本発明は、半導体集積回路装置に関し、特にショットキ
ー接合ゲート型電界効果トランジスタ(GaA、a F
ETと略記する)を用いたマスタスライス方式の半導体
集積回路装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Object of the Invention The present invention relates to a semiconductor integrated circuit device, and in particular to a Schottky junction gate field effect transistor (GaA, a F
The present invention relates to a master slice type semiconductor integrated circuit device using a semiconductor integrated circuit (abbreviated as ET).
従来技術
バイポーラ型LSIは高速用のものが多く、がつMOS
に比べるど生産量の少ないものが多いので、各LSIに
対してフルセットのマスクを用意することはきわめて不
経済である。そこで、従来より、拡散マスクを共通にし
たマスタスライスを作り、配線接続パターンだけを変え
て多種類のLSIを生成していた。このマスタスライス
方式は、数個のセルよりなる論理ゲートを単位として、
先ず適当に配置を行い、その後配線プログラムを行う。Most of the conventional bipolar LSIs are for high speeds, and Gatsu MOS
Since most of the products are manufactured in small quantities compared to the above, it is extremely uneconomical to prepare a full set of masks for each LSI. Therefore, in the past, a master slice with a common diffusion mask was created, and only the wiring connection pattern was changed to generate many types of LSIs. This master slice method uses a logic gate consisting of several cells as a unit.
First, perform proper placement, and then perform a wiring program.
この場合の配置の方法としては、全配線長を最小にする
と同時に、配線密度を平均化する方法等が考えられてい
る。その中でクラスタ法と呼ばれるものは、セル2列よ
りなるブロック回路を分割し、信@線と電源線や接地線
間の交叉数を最小にスルように、同一ブロック内でゲー
トの入替えを行う方法である。As an arrangement method in this case, a method has been considered in which the total wiring length is minimized and at the same time the wiring density is averaged. Among them, the so-called cluster method divides a block circuit consisting of two rows of cells and replaces gates within the same block to minimize the number of crossovers between the signal @ line, power line, and ground line. It's a method.
第1図(、)は、バイポーラ・トランジスタ12.14
゜15.16より構成されたE CL(p:ml、tt
er CoupjedJ、ogj、c )回路である。Figure 1 (,) shows a bipolar transistor 12.14
E CL (p:ml, tt
er CoupjedJ,ogj,c) circuit.
トランジスタ12と14が差動N 4fhi nを構成
して、トランジスタ12のベース電圧がトランジスタ1
4のベースの比較電圧より高くなると、トランジスタ1
4がカットオフし、トランジスタ12が導通状態となり
、トランジスタ14のコレクタ電位が上るため、出力ト
ランジスタ16が導通し、出力OUTに正のノぜルスが
現われる。EC1−4回路の他にも、T T Ll路、
DTL回路、T)CTT、回路、7リツブ・70ツブ回
路等、各種の回路があるが、それぞれ電流値、電圧値の
違いから、素子の寸法形状が異なり、配線接続パターン
を変えるだけでは互いに置き替えることは不可能である
。例えば、第1図(b)に示すように、寸法の異なった
複数のU路を1ブロツク21として、LSI全体20に
ブロック21を配列してマスク基板を形成した場合には
、そのマスク基板により特定される少ない種類の回路し
か得ることができない。Transistors 12 and 14 form a differential N4fhi n such that the base voltage of transistor 12 is
When the comparison voltage of the base of transistor 1 becomes higher than the comparison voltage of the base of transistor 1,
4 is cut off, the transistor 12 becomes conductive, and the collector potential of the transistor 14 rises, so the output transistor 16 becomes conductive and a positive nozzle appears at the output OUT. In addition to the EC1-4 circuit, T T Ll path,
There are various types of circuits such as DTL circuits, T) CTT circuits, 7-rib and 70-rib circuits, etc., but due to differences in current and voltage values, the dimensions and shapes of the elements are different, and they cannot be placed with each other simply by changing the wiring connection pattern. It is impossible to change. For example, as shown in FIG. 1(b), if a mask substrate is formed by arranging the blocks 21 over the entire LSI 20, with a plurality of U paths having different dimensions as one block 21, the mask substrate Only a few specified types of circuits can be obtained.
このように、従来、マスタスライス方式のLSIは主と
してバイポーラ論理LSI、あるいは6MO8論理LS
I等に実施されていたが、近時、Q ILA sのL
S Iにも適用が考えられている。In this way, conventional master slice LSIs have mainly been bipolar logic LSIs or 6MO8 logic LSIs.
Q ILA s L
Application is also being considered for SI.
電界効果トランジスタ(F E T)には、主にSjを
用いたpn接合形とMOS形、および主にQaAa を
用いたショットキー接合形とがあるが、マスタスライス
方式が適用可能なものは現在ショットキー接合形F E
T (GaABFET)のみである。There are two types of field effect transistors (FET): pn junction type and MOS type, which mainly use Sj, and Schottky junction type, which mainly uses QaAa, but only those to which the master slice method can be applied are currently Schottky junction type F E
T (GaABFET) only.
第2図は、GaAsFETの構造概念図であって、Cr
を添付した半絶縁性Q aA、 s基板30の上に厚さ
0.2μm程度のn形Q aA 8層(チャネル)31
を成長させる。活性部具外のn層はメサエッチングで除
去し、金合金からなるドレイン33およびソース34の
各電極を形成する。ドレイン33とソース34は、どち
らをドレインまたはソースにしても差支えない。その間
にショットキー・ゲート(A1等)32を配置してGa
As F E Tを完成する。FIG. 2 is a conceptual diagram of the structure of a GaAsFET, in which Cr
An n-type QaA 8 layer (channel) 31 with a thickness of about 0.2 μm is placed on a semi-insulating QaA, s substrate 30 with attached
grow. The n layer outside the active part is removed by mesa etching to form drain 33 and source 34 electrodes made of gold alloy. Either of the drain 33 and the source 34 can be used as the drain or the source. In between, a Schottky gate (A1 etc.) 32 is placed and Ga
Complete As F E T.
マイクロ波増幅用であれば、ゲート長Xは1.0〜0.
5μm、ソース・ドレイン間隔は5.0〜2.0μmと
きわめて短い。For microwave amplification, the gate length X is 1.0 to 0.
5 μm, and the source-drain distance is extremely short at 5.0 to 2.0 μm.
第3図はGILAS論理回路の構成図である。FIG. 3 is a configuration diagram of the GILAS logic circuit.
QaAs論理回路は、FET 103,104,105
とショットキー・ダイオード101,102から構成さ
れる。入力端子■□がハイレベルのとぎにはショットキ
ー・ダイオード101,102がオンとなり、GaAs
FET105のゲートにハイレベル電圧が加えられるの
で、これがオンとなり、出力電圧■。に正のパルスが得
られ、一方入力電圧■1 がローレベルのときにはショ
ットキー・ダイオード101 、102カフ7、!−7
’jすGaAs FET105のゲートにローレベル電
圧が加えられるので、FET105はオフし、出力電圧
V。には何も得られない。QaAs logic circuit consists of FETs 103, 104, 105
and Schottky diodes 101 and 102. When the input terminal ■□ is at a high level, the Schottky diodes 101 and 102 are turned on, and the GaAs
Since a high level voltage is applied to the gate of FET 105, it turns on and the output voltage becomes ■. A positive pulse is obtained, while when the input voltage ■1 is at a low level, the Schottky diodes 101, 102 cuff 7, ! -7
Since a low level voltage is applied to the gate of the GaAs FET 105, the FET 105 is turned off and the output voltage is V. you get nothing.
第4図は、従来のQaAa論理回路の平面構造図である
。FIG. 4 is a plan view of a conventional QaAa logic circuit.
第4図の平面構造は、それぞれ第2図の断面構造および
嫡3図の回路構成に対応している。すなわち、第4図の
双方向斜線部は第2図のドレイン33とソース34、片
方向斜線の部分はゲート32に対応しており、また第3
図の入力電圧端子■1は第4図の端子201ルベルシフ
ト
端子■5 は端子202、スイッチ回路の電源■。The planar structure in FIG. 4 corresponds to the cross-sectional structure in FIG. 2 and the circuit configuration in the third diagram, respectively. That is, the bidirectional hatched area in FIG. 4 corresponds to the drain 33 and the source 34 in FIG. 2, and the unidirectional shaded area corresponds to the gate 32.
The input voltage terminal (1) in the figure is the terminal 201 in Figure 4, and the level shift terminal (5) is the terminal 202, the power supply (2) for the switch circuit.
は端子203、接地端子は端子205、出力電圧端子V
。は端子204に、それぞれ対応している。is terminal 203, ground terminal is terminal 205, output voltage terminal V
. correspond to the terminals 204, respectively.
また、第4図において、第3図のダイオード101。Also, in FIG. 4, the diode 101 of FIG.
102のアノードは206,209に、カソードは20
7,211にそれぞれ対応し、F E T103。102 anode to 206, 209, cathode to 20
7,211 respectively, and F E T103.
104、105のドレインは、212,216。The drains of 104 and 105 are 212 and 216.
204に、ゲートは213,217,219に、ソース
は214,218.220+.:、ソレソれ対応する。204, gates at 213, 217, 219, sources at 214, 218, 220+. :, Corresponds to the situation.
第4図に示す論理回路構造を1個あるいは数個で基本単
位とし、これをブロックと呼ぶことにする。従来のQa
Ae frill理回路を金回路スタスライス方式のL
S Iは、このブロック単位を複数個配列して、ブロ
ック間で配線を接続替えすることにより、論理回路の複
数個を結合し、各種機能を持たせている。One or several logic circuit structures shown in FIG. 4 are used as a basic unit, and this is called a block. Conventional Qa
Ae frill logic circuit is gold circuit star slicing method L
In the SI, a plurality of these block units are arranged and wiring is changed between the blocks to connect a plurality of logic circuits and provide various functions.
すなわち、マスタスライス方式のL S Iでは、第5
図に示すように、チップ301上に基本単位となるブロ
ック302をマトリクス状に配置したものを、マスク基
板とし、これらのブロック302間を、第1.第2ある
いは第δの配線層303゜304によって結線し、チッ
プ全体の論理および回路構成を決定する。That is, in the master slice type LSI, the fifth
As shown in the figure, blocks 302 serving as basic units are arranged in a matrix on a chip 301 as a mask substrate, and a first... Connections are made through the second or δ-th wiring layers 303 and 304 to determine the logic and circuit configuration of the entire chip.
しかし、従来のマスタスライス方式のチップ構成では、
上述のようにある所定の論理回路を構成するブロックが
基本単位であるため、マスク基板の種類が特定のものだ
けに限宙されてしまう。例えば、論理回路とは種類の異
なるメモリや7リツプ・フロップ等を1つのチップ内に
組込むことはできず、また2種類の基本素子、つまりG
aAS FETとショットキー・ダイオードの組合わせ
で、ブロックが構成され、かつ回路の配置も定型化され
ているため、任意の回路を構成することができない。し
たがって、従来のマスタスライス方式においては、素子
の利用効率がきわめて悪い。However, in the conventional master slice chip configuration,
As described above, since the basic unit is a block constituting a certain logic circuit, the type of mask substrate is limited to a specific type. For example, it is not possible to incorporate a memory of a different type from a logic circuit, a 7-lip-flop, etc. into one chip, and two types of basic elements, namely G
Since a block is constructed from a combination of an aAS FET and a Schottky diode, and the circuit layout is standardized, it is not possible to construct an arbitrary circuit. Therefore, in the conventional master slicing method, the utilization efficiency of elements is extremely poor.
発明の目的
本発明の目的は、このような従来の欠点を改善するため
、チップ上の任意の場所で任意の種類の回路を構成でき
、回路配置の自由度を高め、素子の利用効率を高めるこ
とができるマスタスライス方式の半導体集積回路装置を
提供することにある。Purpose of the Invention The purpose of the present invention is to improve such conventional drawbacks by making it possible to configure any type of circuit at any location on a chip, increasing the degree of freedom in circuit arrangement, and increasing the efficiency of element utilization. An object of the present invention is to provide a master slice type semiconductor integrated circuit device that can perform the following steps.
上記目的を達成するため、本発明の半導体集積ば路装置
は、() a A、s基板上に形成されるLSIにおい
て、あらかじめ定めたサイズの電界効果トランジスタを
基本単位としてマトリクス状に複数個配置し、該基本単
位を任意数だけ組合せて任意の寸法の電界効果トランジ
スタおよびダイオードを4#成することに特徴がある。In order to achieve the above object, the semiconductor integrated circuit device of the present invention has a structure in which a plurality of field effect transistors of a predetermined size are arranged in a matrix as a basic unit in an LSI formed on a substrate. However, the present invention is characterized in that an arbitrary number of these basic units are combined to form 4 field effect transistors and diodes of arbitrary dimensions.
発明の実施例
第6図は、本発明の実施例を示すGILA[!論理回路
の平面構造図である。Embodiment of the Invention FIG. 6 shows a GILA [! FIG. 2 is a plan view of a logic circuit.
従来のマスタスライス方式がある所定の論理回路を構成
するブロックを基本単位とするのに対して、本発明のマ
スタスライス方式は1つのFETを基本単位として、チ
ップ上に複数個これを配列する。すなわち、本発明では
、回路において最も使用頻度の高いFETのみでLSI
を構成し、このFETをショットキー・ダイオードとし
ても用いるので、素子の使用効率を向上することができ
る。While the conventional master slice method uses a block constituting a certain logic circuit as a basic unit, the master slice method of the present invention uses one FET as a basic unit and arranges a plurality of them on a chip. That is, in the present invention, the LSI can be built using only the most frequently used FET in the circuit.
Since this FET is also used as a Schottky diode, the efficiency of use of the device can be improved.
本発明のL S IをW戒する基本単位、つまり1つの
FETは、平面上で使用頻度の高い単一の寸法、あるい
は最大公約数となる寸法に統一するか、あるいは2種類
以上の各種寸法のものにするか、任意に選択することが
できる。このように、本発明では、FETの平面状にお
ける形状配置に特徴があり、断面で見た場合には従来の
GaAs F E Tと異なるところはなく、製造プル
セスも第2図で説明したとおりである。第2図において
、FETをショットキー・ダイオードとして用いる場合
にはゲート32をアノード、ドレイン33とソース34
のいずれか一方、あるいは両方をカソードとして用いる
。The basic unit that governs the LSI of the present invention, that is, one FET, should be unified to a single dimension that is frequently used on a plane, a dimension that is the greatest common divisor, or two or more types of various dimensions. You can choose one or whatever you want. As described above, the present invention has a feature in the planar shape arrangement of the FET, and when viewed in cross section, there is no difference from the conventional GaAs FET, and the manufacturing process is the same as explained in Fig. 2. be. In FIG. 2, when the FET is used as a Schottky diode, the gate 32 is the anode, the drain 33 and the source 34.
Either one or both of these are used as a cathode.
第6図は、第3図に示ずGaAs論理回路を、本発明の
マスタスライス方式により構成した場合を示すものであ
る。第6図では、チップ上に、基本単位としてあらかじ
め定めた単一寸法のFET419をマトリクスに配置し
た場合に、9つの基本単位を用いて第3図のGELAE
I論理回路を構成する方法を示している。第6図におい
ては、ドレイン403、ゲート405、ソース406、
N型低抵抗イオン打込み層402からなるFET41Q
を用いて第3図のダイオード101を構成しており、F
ET419のゲート405がアノードに、ドレイン40
3がカソードに、それぞれ対応している。また、第3図
のダイオード102はFET418に、第3図のFET
103は並列接続された基本単位のFET407と41
2に、第3図のFET104は並列接続された基本単位
のFET413と414に、第3図のFET105は並
列接続された基本単位のF E T 415 、416
.417に、それぞれ対応している。さらに、第3図の
入力電圧端子V1.レベルシフト回路の電源端子V1.
。FIG. 6 shows a case where a GaAs logic circuit not shown in FIG. 3 is constructed by the master slice method of the present invention. In FIG. 6, when FETs 419 of a single dimension predetermined as basic units are arranged in a matrix on a chip, the GELAE of FIG.
1 shows a method of configuring an I logic circuit. In FIG. 6, a drain 403, a gate 405, a source 406,
FET41Q consisting of N-type low resistance ion implantation layer 402
The diode 101 in FIG. 3 is constructed using F.
The gate 405 of ET419 is the anode, the drain 40
3 corresponds to the cathode. In addition, the diode 102 in FIG. 3 is connected to the FET 418 in FIG.
103 is the basic unit FETs 407 and 41 connected in parallel.
2, FET 104 in FIG. 3 is a basic unit FET 413 and 414 connected in parallel, and FET 105 in FIG. 3 is a basic unit FET 415, 416 connected in parallel.
.. 417, respectively. Furthermore, the input voltage terminal V1 in FIG. Power supply terminal V1 of the level shift circuit.
.
スイッチ回路の電源端子VD+接地端子、出力電圧端子
V。は、それぞれ端子401,409,410゜408
,411に対応している。Switch circuit power supply terminal VD + ground terminal, output voltage terminal V. are terminals 401, 409, 410°408, respectively.
, 411.
前述したように、GnA、s F ETのグー ト長は
、1.0〜0.5μmであるが、ゲート幅は4μ” +
5/1m+10μrn、20μIn等と種々のものが
あるが、基本単位となるFETのグー)・幅をすべて5
thmにした場合には、4μmと5μmのゲート幅のF
ETを作るときは基本単位のFET1個でよく、101
1mのゲート幅のFETを作るときには、基本部位のF
ET2個を並列に用いればよく、20μmのゲート幅の
FETを作るときには、基本単位のFET4個を並列に
用いればよい。第6図では、ダイオード101.102
は基本単位のFET419,418をそのまま用い、F
ET103は10μmのゲート幅であるため基本単位の
FET407と412を並列に用い、FET104は同
じ< 10μmのゲート幅であるため、基本単位のF、
E T 413と414を並列に用い、FET105
は15μmのゲート幅であるため、基本単位のFET4
15,416゜417を並列に用いる。As mentioned above, the gate length of GnA, s FET is 1.0 to 0.5 μm, but the gate width is 4 μ” +
There are various types such as 5/1m + 10μrn, 20μIn, etc., but the basic unit is the FET width) and the width is all 5
thm, F with gate widths of 4 μm and 5 μm
When making an ET, you only need one FET as the basic unit, 101
When making an FET with a gate width of 1 m, the basic part F
Two ETs may be used in parallel, and when making a FET with a gate width of 20 μm, four basic unit FETs may be used in parallel. In Figure 6, diodes 101, 102
uses FET419, 418 as the basic unit as is, and FET
Since ET103 has a gate width of 10 μm, the basic unit FETs 407 and 412 are used in parallel, and FET104 has the same gate width of <10 μm, so the basic unit FET,
Using E T 413 and 414 in parallel, FET105
has a gate width of 15 μm, so the basic unit FET4
15,416°417 are used in parallel.
(11)
また、集積回路で使用頻度の最も高いサイズである10
μm幅のものを基本単位のFETとして使用する場合、
20μmのゲート幅のFETを作るためには基本学位の
FETを並列に2個用い、5μmのゲート幅のF E
Tを作るためには基本単位のFETを直列に2個使用す
ればよい。なお、回路をどのように設M[するかによっ
て、ゲート幅を種々に変えることができる。例えば、電
流値、抵抗値等の定数や、ハイレベル、ローレベルの論
理値を変更することによって、ゲート幅も変わる。(11) Also, 10 is the most frequently used size for integrated circuits.
When using a μm width FET as a basic unit,
To make an FET with a gate width of 20 μm, use two basic FETs in parallel, and create an FET with a gate width of 5 μm.
To make T, it is sufficient to use two basic unit FETs in series. Note that the gate width can be varied depending on how the circuit is designed. For example, the gate width can be changed by changing constants such as current value and resistance value, or by changing the logic values of high level and low level.
第7図は、本発明の実施例な示すチップ全体の構成図で
ある。FIG. 7 is an overall configuration diagram of a chip showing an embodiment of the present invention.
チップ501は、基本単位となる1個のFET502を
規則的に配置したマスク基板δ○壬によって構成される
。領域503は、第0図で示すG11LA8 論理回路
が構成された領域であって、第3図に示すFET103
,104,105が基本単位であるFET502を2個
ないし3個並列に接続して構成されている。マスク基板
504上の任意の場所で論理回路を形成できるが、第7
図におい02)
ては、マスタ基板504の最下部に論理回路を形成した
場合を示している。単一サイズのFETをチップ501
の全面に、あるいは部分的に配置したマスタ基板504
上で、配線層を変えるだけで、任意の場所に種々の回路
を構成することができる。The chip 501 is constituted by a mask substrate δ◯ on which one FET 502 serving as a basic unit is regularly arranged. The area 503 is an area in which the G11LA8 logic circuit shown in FIG. 0 is configured, and the FET 103 shown in FIG.
, 104, 105 are basic units, and are constructed by connecting two or three FETs 502 in parallel. Although a logic circuit can be formed anywhere on the mask substrate 504, the seventh
02) in the figure shows a case where a logic circuit is formed at the bottom of the master board 504. Single size FET on chip 501
A master board 504 arranged on the entire surface or partially of
Various circuits can be constructed in any location simply by changing the wiring layer.
例えば、GaAs論理回路は勿論のこと、7リツブ・フ
ロップ回路、インバータ回路、メモリ回路等を同一チッ
プ501上に構成できる。For example, not only a GaAs logic circuit but also a 7-rib flop circuit, an inverter circuit, a memory circuit, etc. can be configured on the same chip 501.
なお、基本単位となるFETのゲート幅として、最大公
約数にすることもでき、また使用頻度の最も高いサイズ
にすることもでき、さらに211!類以上のサイズにす
ることもできる。Note that the gate width of the FET, which is the basic unit, can be the greatest common divisor or the most frequently used size, and even 211! It can also be made larger in size.
発明の詳細
な説明したように、本発明によれば、半導体基板上に形
成されるマスタスライス方式のLSIにおいて、あらか
じめ定めたサイズのFETを基本単位としてマトリクス
状に配置し、マスク基板とするので、チップ上の任意の
場所で任意の回路を構成でき、回路配置の自由度を高め
、かつ素子の利用効率を向上させることができる。As described in detail, according to the present invention, in a master slicing LSI formed on a semiconductor substrate, FETs of a predetermined size are arranged in a matrix as basic units and used as a mask substrate. , it is possible to configure any circuit at any location on the chip, increasing the degree of freedom in circuit arrangement and improving the efficiency of element utilization.
第1図は従来のバイポーラ・トランジスタで構成された
ECL回路およびそのE CT、回路のブロックを基本
単位とするマスタ基板を示す図、第2図はQaAs F
E Tの構造概念図、第3図はGaAl1論理回路の
構成図、第4図は従来のGaAs論理回路の平面構造図
、第5図は従来のブロック単位を配置したマスクスライ
ス方式のLSIチップを示す図、第0図は本発明の実施
例を示すGaAs論理回路の平面構造図、第7図は本発
明の実施例を示すマスクスライス方式のLSIチップ全
体の平面図である。
412〜419,407,502 :基本単位のF E
T。
403; ドレイン、405:ゲート、400:ソース
、401=入力電圧端子、408:接地端子、409;
レベルシフト回路の電源端子、410:スイッチ回路の
電源端子、411;出力電圧端子、501=チツプ、5
04:マスタ基板、503 :論理回路の領域。
第1図
fa)
第3図
〜′1.VD
第4図
第2図Figure 1 shows a conventional ECL circuit composed of bipolar transistors, its ECT, and a master board whose basic units are circuit blocks. Figure 2 shows a master board using QaAs F
Fig. 3 is a structural diagram of a GaAl1 logic circuit, Fig. 4 is a planar structural diagram of a conventional GaAs logic circuit, and Fig. 5 is a conventional mask-sliced LSI chip in which blocks are arranged. FIG. 0 is a plan view of a GaAs logic circuit according to an embodiment of the present invention, and FIG. 7 is a plan view of an entire LSI chip using a mask slicing method according to an embodiment of the present invention. 412-419,407,502: Basic unit F E
T. 403; drain, 405: gate, 400: source, 401 = input voltage terminal, 408: ground terminal, 409;
Power supply terminal of level shift circuit, 410: Power supply terminal of switch circuit, 411; Output voltage terminal, 501 = chip, 5
04: Master board, 503: Logic circuit area. Figure 1 fa) Figure 3~'1. VD Figure 4 Figure 2
Claims (1)
の半導体集積回路装置において、あらかじめ定めた寸法
の電界効果トランジスタを基本単位としてマトリクス状
に複数個配置し、該基本単位を任意の場所で任意個数だ
け組合せて任意の寸法の各種回路を構成することを特徴
とする半導体集積回路装置。 ?)前記基本単位の電界効果トランジスタは、ゲートを
アノードとし、ドレインとソースのいずれか一方、ある
いは両方をカソードとして、ショットキー・ダイオード
を形成することを特徴とする特許請求の範囲第1項記載
の半導体集積回路装置。 (3)前記基本単位の電界効果トランジスタは、集積回
路で使用頻度の高い寸法あるいは最大公約数の寸法を有
することを特徴とする特許請求の範囲第1項記載の半導
体集積回路装置。[Scope of Claims] (1) In a master slice type semiconductor integrated circuit device formed on a GaAs substrate, a plurality of field effect transistors of predetermined dimensions are arranged in a matrix as a basic unit, and the basic unit is A semiconductor integrated circuit device characterized in that any number of semiconductor integrated circuit devices can be combined at any location to form various circuits of any size. ? ) The basic unit field effect transistor is characterized in that the gate is used as an anode and one or both of the drain and the source are used as cathodes to form a Schottky diode. Semiconductor integrated circuit device. (3) The semiconductor integrated circuit device according to claim 1, wherein the basic unit field effect transistor has dimensions that are frequently used in integrated circuits or dimensions that are the greatest common divisor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57106580A JPS58223361A (en) | 1982-06-21 | 1982-06-21 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57106580A JPS58223361A (en) | 1982-06-21 | 1982-06-21 | Semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58223361A true JPS58223361A (en) | 1983-12-24 |
Family
ID=14437151
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57106580A Pending JPS58223361A (en) | 1982-06-21 | 1982-06-21 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58223361A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63278247A (en) * | 1986-12-19 | 1988-11-15 | Sanyo Electric Co Ltd | Semiconductor device |
-
1982
- 1982-06-21 JP JP57106580A patent/JPS58223361A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63278247A (en) * | 1986-12-19 | 1988-11-15 | Sanyo Electric Co Ltd | Semiconductor device |
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