JPS58196725A - Cmos output circuit - Google Patents
Cmos output circuitInfo
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- JPS58196725A JPS58196725A JP57078263A JP7826382A JPS58196725A JP S58196725 A JPS58196725 A JP S58196725A JP 57078263 A JP57078263 A JP 57078263A JP 7826382 A JP7826382 A JP 7826382A JP S58196725 A JPS58196725 A JP S58196725A
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- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
Description
【発明の詳細な説明】
本発明は、ＣＭＯ８回路を用いた半導体集積回路Ｍ（以
下ＬＳＩと記す）の出力回路に係り、特に出力ピン数の
多い高速なＬ８Ｉに好適な出力回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an output circuit of a semiconductor integrated circuit M (hereinafter referred to as LSI) using a CMO8 circuit, and particularly to an output circuit suitable for a high-speed L8I with a large number of output pins.
ｃｍｏｓｌ路は、定常状態では・−原電流が流れないが
、出力レベルが変化するときに、配線やゲート入力など
の寄生容量を充放電するための電流が流れる。この電流
は負荷容量の大きな出力回路で特に多く流れ、低速のＬ
８Ｉでは、その電流の立上りが遅く、ピーク１１ＬＩＬ
値が小さいため、それほど問題にはならなかったが、高
速のＬＳＩでは電流の立上りが速（、ピーク値が大きい
ので、電源配線の抵抗やインダクタンスを通じて他の信
号にノイズを与え、装置の誤動作を生ずる原因となって
いる。従来は出力回路の信号切換時の誤動作を防止する
ため、次のような対策を行なってい島（１） Ｍ動作
を生ずるような大きなノイズが発生しないように、電源
′電流のピーク値をおさえるため、出力回路のトランジ
スタの大きさを小さくする。In the cmosl path, no original current flows in a steady state, but when the output level changes, a current flows to charge and discharge parasitic capacitances such as wiring and gate inputs. This current flows particularly large in the output circuit with a large load capacity, and
At 8I, the rise of the current is slow and the peak is 11LIL.
Since the value was small, it did not pose much of a problem, but in high-speed LSIs, the current rises quickly (and the peak value is large), which can cause noise to other signals through the resistance and inductance of the power supply wiring, causing equipment malfunction. Conventionally, the following measures have been taken to prevent malfunctions when switching signals in the output circuit. In order to suppress the peak value of current, reduce the size of the transistor in the output circuit.
（２）電源配線のインピーダンスを小さくするため、′
ｇ源ピン数を増加し、かつＬＳＩ上の電源配線幅を広く
する。(2) To reduce the impedance of the power supply wiring,
Increase the number of g source pins and widen the power supply wiring width on the LSI.
（３）出力回路が数十個同時に切り換わるときに誤動作
を生ずるようなノイズを発生するので、同時に切り換え
る出力回路の数を制限する。(3) When dozens of output circuits are switched simultaneously, noise that can cause malfunctions is generated, so the number of output circuits that are switched simultaneously is limited.
（４）出力回路の負荷容量を小さくする。(4) Reduce the load capacity of the output circuit.
（５）ノイズがのる信号がレベル信号であれば、ノイズ
のある期間はその信号を使わないように論理設計をする
。(5) If the signal with noise is a level signal, design the logic so that the signal is not used during the noise period.
しかし、（１）の方法では負荷駆動能力が低くなり、Ｍ
ＯＳトランジスタの短チヤネル化による性能向上を生か
せない。また大きな負荷電流を流すことができないので
、ＴＴＬ回路の負荷を接続するとファンアウト数を大き
くできない。（２）の方法は信号ビン数が減少し、ＬＳ
Ｉのチア１面積が太き（なる。（３λ（４）及び（５）
の方法は論理設計上の大きな制約となる。However, method (1) lowers the load driving ability and M
It is not possible to take advantage of improved performance due to shorter channels of OS transistors. Furthermore, since a large load current cannot be passed through, if a load of a TTL circuit is connected, the fan-out number cannot be increased. In method (2), the number of signal bins is reduced and the LS
The area of Chia 1 of I becomes thick (3λ (4) and (5)
This method poses a major constraint on logical design.
従って、′本発明の目的は、負荷駆動能力が高く、大き
な負荷・−流を流すことができ、かつ信号切換時の電源
電流の立上り時間を大きくしピーク値を小さくして、大
きな電源ノイズを発生しないようにした出力回路を提供
することにある。Therefore, it is an object of the present invention to have high load driving capability, to allow large loads and currents to flow, to increase the rise time of the power supply current during signal switching, to reduce the peak value, and to reduce large power supply noise. The object of the present invention is to provide an output circuit that prevents this from occurring.
以下、本発明を実施例により詳細に説明する。Hereinafter, the present invention will be explained in detail with reference to Examples.
第１図に本発明を用いた出力回路の回路図を示す。FIG. 1 shows a circuit diagram of an output circuit using the present invention.
第１図において、Ｑｐｌｔ Ｑｐ、 ｓ Ｑｐ、はＰチ
ャネルＭＯ８）う／ジスタ、Ｑｎｌ ９ Ｑｎｌ ｌ
Ｑｎ３ はＮチャネルＭＯ８トランジスタであり、各
トランジスタの符号の右肩に記した数値は各トランジス
タのゲート幅とゲート長を示す。たとえば３９／２はゲ
ルト幅が３９μｍであり、ゲート長が２μｍであること
を示す。ｌはトランジスタＱｐ１とＱｆｌｌで構成され
るインバータの出力１ぎ号であり、出力トランジスタＱ
１のゲート人力に接続する０２はトランジスタＱｐ２と
Ｑｎｚで構成されるインバータの出力信号であり、出力
トランジスタＱ。、のゲート入力に接続する。入力端子
工。・を介して印加されるＤは出力回路への入力信号、
０は出力信号である。また”ＤＤは電源電圧を示す。第
２図に第１図の回路の各ノードにおける信号波形を示す
。In FIG. 1, Qplt Qp, s Qp, is P-channel MO8), Qnl 9 Qnl l
Qn3 is an N-channel MO8 transistor, and the numerical value written to the right of the symbol of each transistor indicates the gate width and gate length of each transistor. For example, 39/2 indicates that the gel width is 39 μm and the gate length is 2 μm. l is the output signal of the inverter composed of transistors Qp1 and Qfll, and the output transistor Q
02 connected to the gate power of 1 is the output signal of the inverter composed of transistors Qp2 and Qnz, and the output transistor Q. , connect to the gate input of . Input terminal work.・D applied through is the input signal to the output circuit,
0 is the output signal. Further, "DD" indicates a power supply voltage. FIG. 2 shows signal waveforms at each node of the circuit of FIG. 1.
ゲート１１ｉをＱｐ、 ＞Ｑｐｌｔ Ｑｎ、 ＜Ｑｎ、
とすることにより、同じ入力信号りに対してその立上り
時はＱｐｌ、Ｑｎｌから成るインバータの出力信号１の
遅延時間と立下り時間をＱ、、 ｐ Ｑｆｉ２から成る
インバータの出力信号２に比べて大きくできる。一方、
入力信号りの立下り時は出力信号ｌの遅延時間と立上り
時間を出力信号２に比べて小さくできる。Gate 11i is Qp, >Qplt Qn, <Qn,
By doing so, for the same input signal, the delay time and fall time of the inverter output signal 1 consisting of Qpl and Qnl are larger than the inverter output signal 2 consisting of Qfi2 at the rising edge. can. on the other hand,
When the input signal 1 falls, the delay time and rise time of the output signal 1 can be made smaller than that of the output signal 2.
従って、入力信号りの立上り時には出力トランジスタＱ
ｎ３が、立下りの速いゲート入力信号２により、すばや
くし中断状ａｔこなり、その後、出力トランジスタＱｐ
、が、立下りの遅いゲート入力信号１により、徐々に導
通する。故に、トランジスタＱｐ３を通して出力端子Ｏ
ＩＪの負荷容量を充電する電源電流は徐々に大きくなり
、ピーク値は小さい。Therefore, when the input signal rises, the output transistor Q
n3 is quickly interrupted by the fast-falling gate input signal 2, and then the output transistor Qp
, gradually becomes conductive due to the slow falling gate input signal 1. Therefore, the output terminal O through the transistor Qp3
The power supply current that charges the load capacity of the IJ gradually increases, and the peak value is small.
一方、入力信号りの立下り時には出力トランジスタＱｐ
ｌが、立上りの速いゲート入力信号１により、すばやく
し中断状態になり、その後、出力トランジスタＱ。、が
、立上りの遅いゲート入力信号２により、徐りに導通す
る。故に、出力端子ＯＵの負荷容量に蓄えられた電荷は
、トランジスタＱ。、を通して放′域され、電源に流れ
込むが、その放電電流は徐々に大きくなり、ビークｉも
小さい。以上のように、電源電流の立上りを遅くシ、そ
のピーク値も少さくできるので、ＬＳＩ１搭載するパッ
ケージの・−陣ピンから出力回路までの電源配線のイン
ダクタンスと抵抗により発生するノイズを小さくするこ
とができる。また、電源ノイズが小さいので、出力トラ
ンジスタのゲート幅を大きくでき、出力回路の負荷にＴ
ＴＬ回路を接続して、出力が低レベル時にＱｆｉ３に直
流′電流が流れても、出方端子Ｏｕは数百ｍＶ以下の低
レベルを保障できる。さらに、出力信号が反転するとき
、導通している出力トランジスタを先にし中断して、そ
の後他方のし中断状態にあった出力トランジスタを導通
させるので、Ｑｐ、とＱｆｉ、を貫通して流れる電流を
非常に小さくできる。On the other hand, when the input signal falls, the output transistor Qp
l is quickly interrupted by the fast-rising gate input signal 1, and then the output transistor Q. , gradually becomes conductive due to the gate input signal 2 having a slow rise. Therefore, the charge stored in the load capacitance of the output terminal OU is transferred to the transistor Q. , and flows into the power supply, but the discharge current gradually increases and the peak i is also small. As described above, since the rise of the power supply current can be delayed and its peak value can be reduced, it is possible to reduce the noise generated by the inductance and resistance of the power supply wiring from the - pin of the package mounted with LSI 1 to the output circuit. I can do it. In addition, since the power supply noise is small, the gate width of the output transistor can be increased, and the load of the output circuit can be
Even if a TL circuit is connected and a direct current flows through Qfi3 when the output is at a low level, the output terminal Ou can be guaranteed to have a low level of several hundred mV or less. Furthermore, when the output signal is inverted, the conducting output transistor is first interrupted, and then the other output transistor, which was in the interrupted state, is made conducting, so that the current flowing through Qp and Qfi is reduced. Can be made very small.
４３図に本発明の他の実施例を示す。本実施例はトライ
ステートの出力回路である。第３図において、Ｑ ｐ４
ｔ Ｑｐｓ、Ｑ、、 ｌ Ｑ９７ ｗ Ｑｐｇ ｔ
Ｑｐｇ ｔＱｐｌｏ、Ｑｐｌ、はＰチャネルＭＯＳトラ
ンジスタ、Ｑｎ４ ｔ Ｑａｉ ｅ Ｑ、＠
ｓ Ｑｓｓ？ ｔ ｑ、、 ｅＱｎ＊ ｔ
Ｑ ｓｌＯ＃ ＱｎｌｌはＮチャネルＭＯ８）ラ
ンジスタであり、右肩に記した数値は５９１１図と同じ
くゲート幅とゲート長を示す。３はＱ、４とＱ、４で構
成されるインバータの出力信号、４はＱｐ、とＱ７．で
構成されるインバータの出力信号、５はＱｐ、とＱｆｉ
、で構成されるインバータの出力信号であり、信号３，
４はＱ、７１ Ｑｐ８１ Ｑｎ、 Ｉ Ｑ、、で構成奎
れる２人力ＮＡＮＤ回路の入力に接続し、その出力信号
６を出力トランジスタＱ、１、のゲート入力に接続する
。また、信号３，５はＱｐ＠ ｙ Ｑ ｐｌ。、 Ｑｆ
ｉ、 、 Ｑ、１゜で構成される２人力ＮＯル回路の入
力に接続し、その出力信号７を出力トランジスタＱｎ１
１ のゲート入力に接続する。入力端子ＩＤを介して印
加されるＤはデータ八力信号、入力端チェＩＮを介して
印加されるｇＮはトライステート出力のＥｎａｂｌｅ信
号の否定入力信号、出力端子ＯＵから出力されるＯは否
定データ出力信号であり、ｖＤＤは電源電圧である。Ｏ
Ｎ信号が高レベルのときＱ、、、Ｑ、、。FIG. 43 shows another embodiment of the present invention. This embodiment is a tri-state output circuit. In Figure 3, Q p4
t Qps, Q,, l Q97 w Qpg t
Qpg tQplo, Qpl, are P-channel MOS transistors, Qn4 t Qai e Q, @
s Qss? t q,, eQn* t
Q slO# Qnll is an N-channel MO8) transistor, and the numbers written on the right shoulder indicate the gate width and gate length as in Figure 5911. 3 is the output signal of the inverter composed of Q, 4 and Q, 4, 4 is Qp, and Q7. The output signal of the inverter consists of 5, Qp, and Qfi.
, is the output signal of the inverter consisting of signal 3,
4 is connected to the input of a two-man power NAND circuit consisting of Q, 71 Qp81 Qn, I Q, and its output signal 6 is connected to the gate input of the output transistor Q, 1. Also, signals 3 and 5 are Qp@y Q pl. , Qf
i, , Q, 1°, and its output signal 7 is connected to the input of a two-man NO circuit consisting of
Connect to the gate input of 1. D applied through the input terminal ID is a data eight power signal, gN applied through the input terminal CH IN is a negation input signal of the tri-state output enable signal, and O outputted from the output terminal OU is negation data. It is an output signal, and vDD is a power supply voltage. O
When the N signal is at high level, Q, , , Q, .
Ｑｐ８．Ｑｆｉｌｌが導通して、信号４は低レベル、信
号５は高レベルとなり、信号６は高レベル、信号７は低
レベルになる。従って、出力トランジスタＱｐ１． ｅ
Ｑ、、１はともにし中断状態となり、出力Ｏは高インピ
ーダンスになる。次にＥＮ信号が高レベル、データ人力
りが低レベルの状態から、ＥＮ信号が低レベルになると
きは、Ｑｐ４が導通しており、信号３が高レベルである
から％ Ｑｎｌ。が導通状態で、信号７は低レベルに保
たれ、出力トランジスタＱｎ、１はし中断状態のままで
ある。一方、信号４は壽シ信号が高レベルから低レベル
になると、Ｑｌがし中断、Ｑｐ、が導通して高レベルに
なるので、Ｑｐ、 ｐ Ｑｐ、がし中断、Ｑｎ、 、
Ｑ、。Qp8. Qfill becomes conductive, signal 4 goes low, signal 5 goes high, signal 6 goes high, and signal 7 goes low. Therefore, output transistor Qp1. e
Q,,1 are both suspended and the output O becomes high impedance. Next, when the EN signal becomes low level from the state where the EN signal is high level and the data input is low level, Qp4 is conductive and signal 3 is high level, so %Qnl. is conducting, the signal 7 is kept low and the output transistor Qn,1 remains in the suspended state. On the other hand, when the signal 4 changes from high level to low level, Ql is interrupted and Qp becomes conductive and becomes high level, so Qp, p, Qp, interrupted, Qn, ,
Q.
が導通して信号６が低レベルになり、出力トランジスタ
Ｑｐ１□が導通し、出力Ｏは高レベルになる。conducts, the signal 6 becomes low level, the output transistor Qp1□ becomes conductive, and the output O becomes high level.
しかし信号６は、ゲート幅の小さいＱｎ、 、 Ｑｆｌ
。However, signal 6 has a small gate width Qn, , Qfl
.
が導通して低レベルになるので、立下り時間が大きく、
出力トランジスタＱ、１、はゆっくりと導通状態になる
。このため、出力端子０．７の負荷容量を充電する電＃
″ＩＩＩ！流は徐々に増加し、そのピーク値も小さくな
る。逆にデータ人力りが高レベルのとき番こ、ＢＮ信号
が高レベルから低レベルになっても、Ｑｎ、が導通して
おり、信号３が低レベルであるから、Ｑ７が導電状態で
信号６は高レベルに保たれ、出力トランジスタＱ、１１
はし中断状態のままである。一方、鼎信号が高レベルか
ら低レベルになると、Ｑｎ、 ｔ Ｑｐ、がし中断、Ｑ
、、 ｔＱｎ、が導通して信号５が低レベルになるので
’ ％ ｊ Ｑｎｌ。がし中断、ＱｐＨ，Ｑｐ、。が導
通して一信ｆｌｌ高いレベルになり、出力トランジスタ
Ｑ、１１が導通して、出力Ｏは低レベルｌこなる。しか
し、この時も信号７はゲート幅の小さいＱｐ、＋Ｑ、、
。が導通して高レベルになるので、立上り時間が大きく
、出力トランジスタＱ、１．はゆっくりと導通状態にな
る。conducts and becomes a low level, so the fall time is large,
The output transistor Q,1, slowly becomes conductive. Therefore, the voltage that charges the load capacitance of output terminal 0.7 is
"III!" current gradually increases and its peak value becomes smaller.On the other hand, when the data input is at a high level, even if the BN signal changes from a high level to a low level, Qn is conducting. , signal 3 is low level, so Q7 is conductive and signal 6 is kept high level, output transistor Q,11
It remains in a suspended state. On the other hand, when the signal goes from high level to low level, Qn, t Qp, interruption, Q
,, tQn, are conductive and the signal 5 becomes low level, so ' % j Qnl. Gas is interrupted, QpH, Qp,. becomes conductive and becomes a high level, output transistors Q and 11 become conductive, and the output O becomes a low level. However, even in this case, signal 7 has a small gate width Qp, +Q, .
. conducts and becomes high level, so the rise time is long and the output transistors Q, 1. becomes conductive slowly.
このため、出力端子Ｏ田の負荷容量の電荷を放電する電
流は徐々に増加し、そのピーク値も小さくなる。ＢＮ信
号が低レベルのときにデータ人力りが切り換わる場合は
、Ｋｔ図の動作と同じである。Therefore, the current for discharging the charge in the load capacitance of the output terminal Ota gradually increases, and its peak value also decreases. When the data input is switched when the BN signal is at a low level, the operation is the same as in the Kt diagram.
最後に、ＥＮ信号が低レベルから高レベルにかわるとき
、Ｑ 、Ｑ がしゃ断、Ｑ、、 ｔＱｐ、が導通ｐ
＠ ｎ＆
して信号４が低レベル、信号５が高レベルになるので信
号６はＱ、８が導通して高レベルになり、信号７はＱｆ
ｉ、が導通して低レベルになる。このとき、ゲート幅の
大きなトランジスタＱｐ、ｔＱｆｉ、により状態が変化
するので、１６号６の立上り時間、信号７の立下り時間
は小さい。従って、出力トランジスタＱ、、８． Ｑｆ
ｌｍ、は非常に速くし中断状態になる。Finally, when the EN signal changes from low level to high level, Q, Q are cut off, and Q, tQp, are conducted, p
@n&, signal 4 becomes low level and signal 5 becomes high level, so signal 6 becomes high level as Q and 8 conduct, and signal 7 becomes Qf.
i, becomes conductive and becomes a low level. At this time, since the state changes due to the transistors Qp and tQfi having large gate widths, the rise time of No. 16 6 and the fall time of signal 7 are short. Therefore, the output transistor Q, ,8. Qf
lm is very fast and goes into an aborted state.
以上説明した如（、本実施例においても出力トランジス
タがし中断するときは速く、導通するときに駆動される
ので、電源電流の立上りを遅く、しかもビーク１直を小
さくできる。As explained above, also in this embodiment, since the output transistor is driven quickly when it is interrupted and driven when it is turned on, the rise of the power supply current can be slowed and the peak voltage can be reduced.
本発明によれば、出力トランジスタのゲート入力をＰチ
ャネルＭ０８トランジスタとＮチャネルＭＯ８）ランジ
スタに分離して駆動し、出方信号を反転させるときは、
まず導通している方のトランジスタをし中断した後、も
う一方のトランジスタを立上り（立トリ）の遅いゲート
入力信号により導通させるので、出力に接続される負荷
容量を光放電するための電源電流は徐々番こ増加し、そ
のピーク値も小さい。従って、電源配線のインダクタン
ス抵抗により発生するノイズを小さくでき、しかもＰチ
ャネルＭＯ８）ランジスタとＮチャネルＭＯＢ）ランジ
スタを貫通して流れる電流も非常に小さくできる。また
、電源ノイズが小さいので、出力トランジスタのゲート
幅を大きくすることができ、大きな負荷電流を流すこと
ができる。According to the present invention, when driving the gate input of the output transistor by separating it into a P-channel M08 transistor and an N-channel MO8 transistor and inverting the output signal,
First, the conductive transistor is interrupted, and then the other transistor is made conductive by a gate input signal with a slow rise (rise), so the power supply current for photodischarging the load capacitance connected to the output is The number increases gradually, and its peak value is also small. Therefore, the noise generated by the inductance resistance of the power supply wiring can be reduced, and the current flowing through the P-channel MOB transistor and the N-channel MOB transistor can also be made very small. Furthermore, since the power supply noise is small, the gate width of the output transistor can be increased, allowing a large load current to flow.
な葛、上記の実施例ではトランジスタのゲート幅を変更
して出力トランジスタのゲート駆動回路を設計したが、
ゲート長を変更しＣ１たとえばゲート幅８μｍ１ゲート
長２μｍのかわりにゲートＩｌｌ！３９μｍ１ゲート長
９．７５μｍとしてもよい。However, in the above example, the gate drive circuit of the output transistor was designed by changing the gate width of the transistor.
By changing the gate length, C1, for example, instead of gate width 8 μm and gate length 2 μm, gate Ill! The gate length may be 39 μm and 9.75 μm.
第１図は本発明を用いたＣＭＯ８出力回路の回路図、第
２図は第１図の回路の各ノードの信号波形を示す。第３
図は本発明を用いたトライステート出力を持つ０Ｍ０８
回路の回路図である。FIG. 1 is a circuit diagram of a CMO8 output circuit using the present invention, and FIG. 2 shows signal waveforms at each node of the circuit of FIG. Third
The figure shows a 0M08 with tri-state output using the present invention.
It is a circuit diagram of a circuit.
Claims (1)
る第１の駆動回路と、Ｎチャネルの出力ＭＯ８トランジ
スタのゲートを駆動する第２の駆動回路を具備し、該駆
動回路のトランジスタのゲート幅／ゲート長を、ＩＩＩ
の駆動回路のＰチャネルＭＯ８）う／ジスタは第２の駆
動回路のＰチャネル間０８トランジスタより大きく、第
１の駆動回路のＮチャネルＭＯ８）ランジスタは＃Ｉ２
の駆動回路のＮチャネルＭＯ８）ランジスタより小さく
構成したことを特徴とするＧＭＯ８出力回路。A first drive circuit that drives the gate of the P-channel output MO8 transistor, and a second drive circuit that drives the gate of the N-channel output MO8 transistor, and the gate width/gate length of the transistor of the drive circuit. ,III
The P-channel MO8) transistor of the drive circuit is larger than the P-channel MO8 transistor of the second drive circuit, and the N-channel MO8) transistor of the first drive circuit is
A GMO8 output circuit characterized in that it is configured smaller than the N-channel MO8 transistor of the drive circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078263A JPS58196725A (en) | 1982-05-12 | 1982-05-12 | Cmos output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078263A JPS58196725A (en) | 1982-05-12 | 1982-05-12 | Cmos output circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58196725A true JPS58196725A (en) | 1983-11-16 |
Family
ID=13657089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078263A Pending JPS58196725A (en) | 1982-05-12 | 1982-05-12 | Cmos output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196725A (en) |
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