JPS58194432A - ワン・アウト・オブｎシステム用集積回路 - Google Patents
ワン・アウト・オブｎシステム用集積回路Info
- Publication number
- JPS58194432A JPS58194432A JP58031915A JP3191583A JPS58194432A JP S58194432 A JPS58194432 A JP S58194432A JP 58031915 A JP58031915 A JP 58031915A JP 3191583 A JP3191583 A JP 3191583A JP S58194432 A JPS58194432 A JP S58194432A
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- JP
- Japan
- Prior art keywords
- transistor
- inverter
- channel
- signal
- gate
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/20—Conversion to or from n-out-of-m codes
- H03M7/22—Conversion to or from n-out-of-m codes to or from one-out-of-m codes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/085—Error detection or correction by redundancy in data representation, e.g. by using checking codes using codes with inherent redundancy, e.g. n-out-of-m codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ワン・アウト・オブｎシステム（ｎ個の信号
中の１個の信号状態の変化に応動するシステム）中で質
問のあった時までに状態の変化が発生している場合に質
問パルスの印加によりデジタル信号を出力する絶縁ゲー
ト電界効果トランジスタ集積回路すなわちＭＯ８集積回
路に関するものである。
中の１個の信号状態の変化に応動するシステム）中で質
問のあった時までに状態の変化が発生している場合に質
問パルスの印加によりデジタル信号を出力する絶縁ゲー
ト電界効果トランジスタ集積回路すなわちＭＯ８集積回
路に関するものである。
本発明の目的は、実際に必要がある上述の種饅のＭＯ８
回路を提供することである。
回路を提供することである。
μ下編付図面に示す実ａｎによって本発明の詳細な説明
する。
する。
ワンｅアウト・オブｎシステムの第１の信号１用の役と
最後の信号ｎ用の段とが図示されている。これらの信号
は対応する端子に供給される。各信号は第１のトランジ
スタｔ１のチャンネルを経てＩｌｌのインバータ１１の
入力端子および第２のトランジスタ１２のゲートに供給
される。第２のトランジスタｔ２のチャンネルの一端は
電源の一方の端子である接地点に接続され。
最後の信号ｎ用の段とが図示されている。これらの信号
は対応する端子に供給される。各信号は第１のトランジ
スタｔ１のチャンネルを経てＩｌｌのインバータ１１の
入力端子および第２のトランジスタ１２のゲートに供給
される。第２のトランジスタｔ２のチャンネルの一端は
電源の一方の端子である接地点に接続され。
一方その他端は第３のトランジスタｔ３のチャンネルを
経て負荷装置ｌの一端に連結されている。負荷装置ｌは
全信号１・・・ｎに共通のものである。負荷装置ｌの他
端は電源の他方の端子Ｕに接続されてい゛る。負荷装置
ｌは上述のトランジスタと同じ導電製のエンファンスメ
ント型トランジスタ或はデプレション臘トランジスタの
何れかである。
経て負荷装置ｌの一端に連結されている。負荷装置ｌは
全信号１・・・ｎに共通のものである。負荷装置ｌの他
端は電源の他方の端子Ｕに接続されてい゛る。負荷装置
ｌは上述のトランジスタと同じ導電製のエンファンスメ
ント型トランジスタ或はデプレション臘トランジスタの
何れかである。
Ｉｌｌのインバーター１の出力端子は第２のインバータ
ー２の入力端子に接続され、また第４のトランジスタｔ
４のチャンネルを経て＠３のトランジスタｔＪのゲート
に接続されている。
ー２の入力端子に接続され、また第４のトランジスタｔ
４のチャンネルを経て＠３のトランジスタｔＪのゲート
に接続されている。
Ｉｌｌのイン／臂−タ五１の入力端子は第５のトランジ
スタｔ５のチャンネルを経て第２のインバーター１の出
力端子に接続されている。
スタｔ５のチャンネルを経て第２のインバーター１の出
力端子に接続されている。
質問パルスａｍはパルス成形６目 に与えられ、それは
そこから２つの互に重ならないクロック信号ｆ、ｆを発
生する。図示の実施例においてパルス成形器ｉｆ は
図示のように交叉結合された２ＷＡのノアゲートで構成
され、一方のノアゲートの入力端子の一方にはインバー
タが前置されている。
そこから２つの互に重ならないクロック信号ｆ、ｆを発
生する。図示の実施例においてパルス成形器ｉｆ は
図示のように交叉結合された２ＷＡのノアゲートで構成
され、一方のノアゲートの入力端子の一方にはインバー
タが前置されている。
パルス成形＠ｘｆ で発生された第１のクイック信号
ｆは第４のトランジスタｔ４および第５のトランジスタ
ｔ５のゲートに供給され、一方１ 第２のクロック信号ｆはＩＥＩのトランジスタｔ１のゲ
ートに供給される０ 回路の動作の説明にあたり、正の論量であると仮定する
。質問パルスｌ が存在しない時には１１１Ｅ２のクロ
ック信号ｆはＬレベル（２つの２過信号レベルＨ，Ｌの
うちより負であるレベル）ニする。それ故第１のトラン
ジスタｔ１はオフであり、その前の最後の質問パルスａ
ｓ 中に供給された信号１・・・ｎはクロック信号ｆ
がＨレベルでアリトランジスタｔ５が導通しているので
インバータｉｌ、ｉｚにより蓄積される。
ｆは第４のトランジスタｔ４および第５のトランジスタ
ｔ５のゲートに供給され、一方１ 第２のクロック信号ｆはＩＥＩのトランジスタｔ１のゲ
ートに供給される０ 回路の動作の説明にあたり、正の論量であると仮定する
。質問パルスｌ が存在しない時には１１１Ｅ２のクロ
ック信号ｆはＬレベル（２つの２過信号レベルＨ，Ｌの
うちより負であるレベル）ニする。それ故第１のトラン
ジスタｔ１はオフであり、その前の最後の質問パルスａ
ｓ 中に供給された信号１・・・ｎはクロック信号ｆ
がＨレベルでアリトランジスタｔ５が導通しているので
インバータｉｌ、ｉｚにより蓄積される。
次の質問パルスＪＩＢ が供給される時、＠２のクロ
ック信号ｆがＨレベルとなり、第１のクロック信号ｆが
Ｌレベルになる。それによって第４および第５の斗うン
ジスタｔ４．ｔｓはオフに切損えられ、第１のトランジ
スタは導電状態になる。その結果、信号ｌ・・ｎの瞬時
レベルは第２のトランジスタｔ２のゲートに供給され、
一方、前の質問パルスｌ の時の信号１・・ｎの反転さ
れたレベルは第３のトランジスタｔ３のゲート上に蓄積
されたままである。
ック信号ｆがＨレベルとなり、第１のクロック信号ｆが
Ｌレベルになる。それによって第４および第５の斗うン
ジスタｔ４．ｔｓはオフに切損えられ、第１のトランジ
スタは導電状態になる。その結果、信号ｌ・・ｎの瞬時
レベルは第２のトランジスタｔ２のゲートに供給され、
一方、前の質問パルスｌ の時の信号１・・ｎの反転さ
れたレベルは第３のトランジスタｔ３のゲート上に蓄積
されたままである。
もしも信号Ｉ・・・ｎの１つがこれら２つの質問パルス
の間にＬからＨに変化したとすれば・ トランジスタｔ
ｚ、ｔｘの直列回路は導電性となり、そのため出力端子
ａはＬレベルになり、それは状態の変化が”門７’７１
Ｗ７’Ｊ７Ｌ システム中で生じたことを知らせる。
の間にＬからＨに変化したとすれば・ トランジスタｔ
ｚ、ｔｘの直列回路は導電性となり、そのため出力端子
ａはＬレベルになり、それは状態の変化が”門７’７１
Ｗ７’Ｊ７Ｌ システム中で生じたことを知らせる。
もし必要ならばこのＬレベルは追加的にインバータを設
けてＨレベルに変換することがでよる。
けてＨレベルに変換することがでよる。
槙Ｓのトランジスタｔ５は装置縦向に蓄積された２進レ
ベルを状態のどんな変化にも関係なく質問パルスのない
場合に保持させる。そのような変化は質問パルスａ３
が供給されるまでは第１のインバータ１１の出力端子
における状態の変化になることはない。
ベルを状態のどんな変化にも関係なく質問パルスのない
場合に保持させる。そのような変化は質問パルスａ３
が供給されるまでは第１のインバータ１１の出力端子
における状態の変化になることはない。
本発明の回路はｎが大きな数である場合でもワン・アウ
ト醗オブｎシステム用として小さなチップ面積しか必要
としない利点を有する。何故ならばワン・アウト・オブ
ｎシステムの各信号に対して２個のインバータと５個の
付加的なＭＯ８トランジスタのためのチップ面積が必要
であるに過ぎないからである。したがって比較的小面積
の「質問セル」が得られる。
ト醗オブｎシステム用として小さなチップ面積しか必要
としない利点を有する。何故ならばワン・アウト・オブ
ｎシステムの各信号に対して２個のインバータと５個の
付加的なＭＯ８トランジスタのためのチップ面積が必要
であるに過ぎないからである。したがって比較的小面積
の「質問セル」が得られる。
別の効果はこの発明の質問セルの回路は蓄積能力を有し
、それ故、蓄積された信号が図示のようにさらに別の機
能のために第２のインバータｉ２の出力端子から得るこ
とができることである。
、それ故、蓄積された信号が図示のようにさらに別の機
能のために第２のインバータｉ２の出力端子から得るこ
とができることである。
５個のトランジスタｔ１・・・ｉ５および２個のインバ
ータ１１，１ｆｆｉを構成するトランジスタは全て同じ
導電型である。
ータ１１，１ｆｆｉを構成するトランジスタは全て同じ
導電型である。
図は本発明の１実施例の概略回路図である。
ｉ７．ｉｚ・・・インバータ、ｌ・・・負荷装置、目・
・・ノ寸ルス成形器、ｔｌ、ｔｌ、ｔ３．ｔ４．ｔｓ・
・・トランジスタ、ａＳ・・・質問パルス、ｆ、ｆ・・
・クロック信号。
・・ノ寸ルス成形器、ｔｌ、ｔｌ、ｔ３．ｔ４．ｔｓ・
・・トランジスタ、ａＳ・・・質問パルス、ｆ、ｆ・・
・クロック信号。
Claims (1)
- 【特許請求の範囲】 状態の変化が質問の時までにワン・アウト・オブｎシス
テム中に生じている場合に質問パルスの印加によってデ
ジタル信号を出力する絶縁ケート電界効果トランジスタ
集積回路において、ワン・アウト・オブｎシステム中の
各信号が第１のトランジスタのチャンネルを経て第１の
インバータの入力端子および１ｇ２のトランジスタのゲ
ートに供給され、第２のトランジスタのチャンネルは一
端が電源の一方の端子に接続さ婢 れ、他方は第３のトランジスタのチャンネルを経て全信
号に集通の負荷装置の一端に接続され。 その負荷装置の他端はｖｔｆＩＡの他方の端子に接続さ
れ。 １１１ＥＩのインバータの出力端子は嬉２のインバータ
の入力端子に接続されると共に練４のトランジスタのチ
ャンネルを経て第３のトランジスタのゲートにｉａａさ
れ。 第１のインバータの入力端子は第５のトランジスタのチ
ャンネルを経て第２のインバータの出力端子に接続され
。 質問パルスを入力信号とし、２つの重ならないクロック
信号を発生するパルス成形器が設けられ、 前記２つのクロック信号のうち＠ｌのクロック信号は＠
４および第５のトランジスタのゲートに結合され、第２
のクロック信号は第１のトランジスタのケートに結合さ
れていることを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP821016672 | 1982-03-04 | ||
| EP82101667A EP0088135B1 (de) | 1982-03-04 | 1982-03-04 | Integrierte Isolierschicht-Feldeffekttransistor-Schaltung für ein Eins-aus-n-System |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58194432A true JPS58194432A (ja) | 1983-11-12 |
Family
ID=8188903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58031915A Pending JPS58194432A (ja) | 1982-03-04 | 1983-03-01 | ワン・アウト・オブｎシステム用集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4518872A (ja) |
| EP (1) | EP0088135B1 (ja) |
| JP (1) | JPS58194432A (ja) |
| DE (1) | DE3274709D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151523A (ja) * | 1983-02-14 | 1984-08-30 | Toshiba Corp | 遷移検出回路 |
| US4710648A (en) * | 1984-05-09 | 1987-12-01 | Hitachi, Ltd. | Semiconductor including signal processor and transient detector for low temperature operation |
| US4700326A (en) * | 1984-06-04 | 1987-10-13 | Fabricom Corporation | Firmware transitional programmable sequential logic controller |
| US4692635A (en) * | 1986-06-26 | 1987-09-08 | National Semiconductor Corp. | Self-timed logic level transition detector |
| FR2619939B1 (fr) * | 1987-09-01 | 1989-12-08 | Thomson Semiconducteurs | Circuit de detection de transitions d'adresses |
| US5122675A (en) * | 1990-10-12 | 1992-06-16 | Vlsi Technology, Inc. | Digital line lock circuit with noise immunity |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1386494A (fr) * | 1963-12-13 | 1965-01-22 | Compteurs Comp D | Procédé et installation de comptage centralisé |
| US3618082A (en) * | 1969-04-09 | 1971-11-02 | Honeywell Inc | Information retrieval system with a remote station hold circuit to preserve a double change in status |
| US3746882A (en) * | 1971-07-02 | 1973-07-17 | North American Rockwell | Input synchronizer circuit |
| US3732407A (en) * | 1971-11-12 | 1973-05-08 | Bell Telephone Labor Inc | Error checked incrementing circuit |
| US3862440A (en) * | 1972-09-14 | 1975-01-21 | Tokyo Shibaura Electric Co | Pulse transforming circuit arrangements using a clock pulse responsive delayed inverter means |
| US4039858A (en) * | 1976-04-05 | 1977-08-02 | Rca Corporation | Transition detector |
| US4176287A (en) * | 1978-04-13 | 1979-11-27 | Motorola, Inc. | Versatile CMOS decoder |
| JPS5597734A (en) * | 1979-01-19 | 1980-07-25 | Toshiba Corp | Logic circuit |
| US4286174A (en) * | 1979-10-01 | 1981-08-25 | Rca Corporation | Transition detector circuit |
| US4420695A (en) * | 1981-05-26 | 1983-12-13 | National Semiconductor Corporation | Synchronous priority circuit |
-
1982
- 1982-03-04 DE DE8282101667T patent/DE3274709D1/de not_active Expired
- 1982-03-04 EP EP82101667A patent/EP0088135B1/de not_active Expired
-
1983
- 1983-02-17 US US06/467,620 patent/US4518872A/en not_active Expired - Fee Related
- 1983-03-01 JP JP58031915A patent/JPS58194432A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0088135B1 (de) | 1986-12-10 |
| EP0088135A1 (de) | 1983-09-14 |
| DE3274709D1 (en) | 1987-01-22 |
| US4518872A (en) | 1985-05-21 |
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