JPS58172751A - Program storing system - Google Patents
Program storing systemInfo
- Publication number
- JPS58172751A JPS58172751A JP57054250A JP5425082A JPS58172751A JP S58172751 A JPS58172751 A JP S58172751A JP 57054250 A JP57054250 A JP 57054250A JP 5425082 A JP5425082 A JP 5425082A JP S58172751 A JPS58172751 A JP S58172751A
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- JP
- Japan
- Prior art keywords
- program
- stored
- circuit
- ram
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、プログラム蓄□積制御方式に：おける１０グ
ラムの蓄積方式に関し、特に、マシン語レベルでのプロ
グラム修正が必要となるａｇｏプログラム蓄積蓄積方間
する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a 10-gram storage method in a program storage control method, and particularly to an AGO program storage method that requires program modification at the machine language level.
従来、マシン論レベルでのプログラム修正が必要となる
装置のプログラム蓄積は、ＲＡＭＫ収容されていた。こ
の丸め、プログラムの初期立ち上げ時にメモリロート°
時間がかが抄、マたプログラム暴走による破壊に弱く、
さらに修正部の管理も複雑になるという欠点があった。Conventionally, programs for devices that require program modification at the machine theory level have been stored in RAMK. This rounding causes memory rotation at the initial startup of the program.
Time is weak to destruction caused by out-of-control programs,
Another drawback is that the management of the correction section becomes complicated.
本発明は、斯かる欠点に１みてなされたもので、マシン
話レベルでのパッチが行なわれた部分のみのプログラム
情報を、二重構成したメモリ部のＲＡＭｌ１に収容する
ことにより、上記欠点を除去し、プログラムロート°時
は修正された部分のみｔＲムＭＩＢに収容しローＶ時間
を短縮するとと４に、ＲＡＭ部の情報を管理することに
よりノくツチの管理も行えるようＫＬ＆プログラム蓄積
方式を提供するものである。The present invention was made in view of these drawbacks, and eliminates the above drawbacks by accommodating only the program information of the part that has been patched at the machine level in the RAM11 of the dual memory section. However, when the program is loaded, only the corrected part is stored in the tRM MIB to shorten the low V time. 4. In addition, the KL & program storage method is used so that the information in the RAM section can also be managed. This is what we provide.
即ち、本発明は、１７７語レベルでのプログラム修正が
必要となる装置のプログラムについてもメ峰すロード不
要なＲＯＭＩＩＫ収容するとと４Ｋ。That is, the present invention can accommodate a 4K ROMIIK that does not require loading, even for device programs that require program modification at the 177-word level.
そのプログラム修正をシステム稼動状態で実現するため
、メモリ部をＲＯＭとＲＡＭの二重構成とスルト共に、
同一アドレスに対してＲＯＭとＲＡＭの二つのメモリを
割当てて、初期伏態のプログラムは二重構成メモリ部の
ＲＯＭ部に収容し、ノくツチ等によるプログラム修正ｉ
ＪＲＡＭ部に随時追加収容することＫより、マシン飴レ
ベルでのプログラム修正が必要な装置１においても、Ｒ
ＯＭ収容プログラムの持つ特徴であるメモリロード不要
、プログラム暴走による破壊に強いという性質をプログ
ラムの大部分の領域に対して可能とし、さらにＲＡＭ部
のみを管理するととＫよ）プログラムのバットによる変
更差分の管理が容易に行えるという特徴を持ちつつ、マ
シン稼動中にもマシン−レベルでのプログラム修正を可
能とした４のである。In order to modify the program while the system is running, the memory section has a dual configuration of ROM and RAM, and both
Two memories, ROM and RAM, are allocated to the same address, and the initially hidden program is stored in the ROM section of the dual memory section, and the program can be modified by Nokutsuchi etc.
Because of the need to add additional memory to the JRAM section at any time, R
The characteristics of OM-accommodated programs, such as no need for memory loading and resistance to destruction due to program runaway, can be applied to most areas of the program, and if only the RAM section is managed (K), changes made by batting the program can be achieved. 4, which has the feature of easy management, and also allows program modification at the machine level even while the machine is in operation.
以下、本発明ｔ−図１ｉｉＦＫ示す実施例に基づいて説
明する。The present invention will be described below based on an embodiment shown in FIG. 1iiFK.
＠１ｌｌｉ！３Ｆｉ本発明の一実一例を示す構成図であ
り、プログラム蓄積制御方式装置のうち中央制御ｌｌｌ
装置と主記憶装置部分に１当するものである。@1lli! 3Fi is a configuration diagram showing an example of the present invention, and is a configuration diagram showing an example of the central control system of the program storage control method device.
This corresponds to the device and main memory portion.
憚アドレスバス２１０及び主記憶データバス２２０によ
り相互に接続された中央制御装置１００と主記憶装置３
００とを備えて成り、且つ、主記憶装置３００には、Ｒ
ＯＭ回路３１０、ＲＡＭ回路３２０、デコーダ回路３３
０及びスイッチ回路３４０とを有して構成される。The central control unit 100 and the main memory device 3 are connected to each other by an address bus 210 and a main memory data bus 220.
00, and the main storage device 300 includes R.
OM circuit 310, RAM circuit 320, decoder circuit 33
0 and a switch circuit 340.
上記ＲＯＭ回路３１０及びＲＡＭ回路３２０ Ｆｉ、各
々主記憶アドレスバス２１０ ｔ−介して中央制御装置
１００と接続されている。一方、スイッチ回路３４０は
、主配憶データバス２２０を介して中央制御装置１００
と接続されている。そして、骸スイッチ回路３４０と上
記ＲＯＭ回路３１０及びＲＡＭ回路３２０とは、各々デ
ー−パス３１１ 、３２１を介して接続されている。父
、スイッチ回路３４０とデコーダ回路３３０との間及び
ＲＡＭ回路３２０とデコーダ回路３３０との間け、それ
ぞれ結ｌｍ１３３１ 、３２２を介して接続されている
。The ROM circuit 310 and RAM circuit 320 Fi are connected to the central controller 100 via the main memory address bus 210 t-, respectively. On the other hand, the switch circuit 340 connects the central controller 100 via the main storage data bus 220.
is connected to. The skeleton switch circuit 340 and the ROM circuit 310 and RAM circuit 320 are connected via data paths 311 and 321, respectively. The switch circuit 340 and the decoder circuit 330 and the RAM circuit 320 and the decoder circuit 330 are connected via connections 1331 and 322, respectively.
次に１本発明プログラム蓄積力式の動作について説明す
る。Next, the operation of the program storage force type according to the present invention will be explained.
ＲＯＭ回路３１０には、すでに初期プログラダが記憶さ
れており、ＲＯＭ回％ ３１０ Ｋ収容された初期プロ
グラムのうちパッチ対象となるアドレスと同じアドレス
のＲＡＭ回路３２０ＫＦｉ、パッチイメージが９ビ憶さ
れているものとする。なおＲＡＭ回路３２０ Ｋパッチ
イメージを記憶させるＫｉｊ、ソフトスイッチ父はハー
ドスイッチによりメモリ１０チクジヨンをはずした後、
通常のメモリライトを行なえばよい。ここで、中央制御
装置１００より、あるアドレス値の鯖み出し曽求が、ア
ドレスバス２１０１に介して主記憶装９３００ Ｋ対し
て行なわれると、ＲＯＭ回路３１０とＲＡＭ回路３２０
は、各々データバス３１１と３２１を介して対応するメ
モリ値をスイッチ回路３４０に伝える。The initial programmer is already stored in the ROM circuit 310, and among the initial programs stored in the ROM 310K, the RAM circuit 320KFi at the same address as the address to be patched, and the patch image stored in 9B. shall be. In addition, the RAM circuit 320 is used to store the K patch image, and the soft switch father removes the memory 10 chip using the hard switch.
Just do a normal memory write. Here, when the central control unit 100 requests the main memory 9300K for a certain address value via the address bus 2101, the ROM circuit 310 and the RAM circuit 320
communicate the corresponding memory values to switch circuit 340 via data buses 311 and 321, respectively.
一方、デコーダ回路３３０は％ ＲＡＭ回路３２０にパ
ッチイメージが配憶されているか否かｔ判定し、パッチ
イメージが配憶されている場合のみスイッチ回路３４０
にシいて主配憶データバス２２０とデータバス３２１が
接続され、パッチイメージが記憶されていないときは主
記憶データバス２２０とデータバス３１１が接続される
ように、結＠ ３３１を介してスイッチ回路３４０ Ｋ
指示をあたえる。データ回路３３０ Ｋよるパッチイメ
ージが記憶されているか舎かは、ＲＡＭ回路３２０の特
定ビットで判定するか、ＲＡＭ回路３２０が記憶してい
るメモリ値が特定値、たとえばａｌｌｏ、以外かで判定
する。On the other hand, the decoder circuit 330 determines whether or not a patch image is stored in the RAM circuit 320, and only when the patch image is stored, the switch circuit 340
The main storage data bus 220 and the data bus 321 are connected when the patch image is stored, and the switch circuit is connected via the connection @ 331 so that the main storage data bus 220 and the data bus 311 are connected when no patch image is stored. 340K
Give instructions. Whether a patch image by the data circuit 330K is stored is determined by a specific bit of the RAM circuit 320, or by whether the memory value stored in the RAM circuit 320 is other than a specific value, such as allo.
本発明は以上説明し次ように１メモリ部ｔ−ＲＯＭとＲ
ＡＭの二重構成とし、マシン語レベルのパッチをＲＡＭ
に１行なうことにより、蓄積プログラムｔＲＯＭに収容
することによる特徴を保持しつつシステム稼動中にもパ
ッチ投入を可能にする効果がある。また、すべてのプロ
グラムがパッチ作成され良状態も可能なのて、システム
開発時点では、ＲＯＭ５Ｋ収容される初期プログラムが
未作成でもＲＡＭ部のみでプログラムデパックを可能と
する効果もある。The present invention has been described above, and as follows, one memory section t-ROM and R
Dual AM configuration, machine language level patches are stored in RAM
By doing this once, there is an effect that it is possible to input the patch even while the system is running while maintaining the characteristics of storing the program in the storage program tROM. In addition, since all programs can be patched and in good condition, it is possible to depack programs only in the RAM section even if the initial program accommodated in the ROM 5K has not been created at the time of system development.
【図面の簡単な説明】
凛１図は本発明プログラム蓄槽方式の一実施例を示すブ
ロック図である。
１００・・・中央制御装ｆｉ ２１０・・・主配憶
アドレスバス２２０・・・生１１：ｌ憶デー−パス ３
００・・・主配憧装鎗３１０・・・ＲＯＭ回路 ３２
０・・・ＲＡＭ回路３３０・・・デコーダ回路 ３４
０・・・スイッチ回路３１１．３２１・・・データバス
３２２ 、３３１・・・結線出願人 日本電気株式
会社[Brief Description of the Drawings] Figure 1 is a block diagram showing an embodiment of the program storage tank system of the present invention. 100... Central control unit fi 210... Main storage address bus 220... Raw 11: Memory data path 3
00...Main attachment 310...ROM circuit 32
0...RAM circuit 330...Decoder circuit 34
0...Switch circuit 311.321...Data bus 322, 331...Connection applicant NEC Corporation
Claims (1)
構成とすると共に、同一アドレスに対してＲＯＭとＲＡ
Ｍの二つのメモリを割当てて％ＲＯＭＫ収容されたプロ
グラムに対してマシン語レベルでのパッチをマシン稼動
中に一行なえるよう構成したことを特徴とするプログラ
ム蓄積方式。The memory section that stores programs has a dual structure of ROM and RAM, and ROM and RAM are connected to the same address.
A program storage method characterized in that it is configured such that a program stored in %ROMK can be patched in one line at the machine language level while the machine is running by allocating two M memories.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054250A JPS58172751A (en) | 1982-04-01 | 1982-04-01 | Program storing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054250A JPS58172751A (en) | 1982-04-01 | 1982-04-01 | Program storing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58172751A true JPS58172751A (en) | 1983-10-11 |
Family
ID=12965298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57054250A Pending JPS58172751A (en) | 1982-04-01 | 1982-04-01 | Program storing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58172751A (en) |
-
1982
- 1982-04-01 JP JP57054250A patent/JPS58172751A/en active Pending
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