JPS58166143U - 非線形アナログ−デジタル変換器 - Google Patents

非線形アナログ−デジタル変換器

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JPS58166143U
JPS58166143U JP2519283U JP2519283U JPS58166143U JP S58166143 U JPS58166143 U JP S58166143U JP 2519283 U JP2519283 U JP 2519283U JP 2519283 U JP2519283 U JP 2519283U JP S58166143 U JPS58166143 U JP S58166143U
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JP
Japan
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analog
digital converter
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Pending
Application number
JP2519283U
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English (en)
Inventor
一夫 小島
新妻　正行
Original Assignee
富士電機株式会社
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Publication date
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  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図ないし第５図は従来の非線形アナログ−デジタル
変換器を説明するためのブロック図、第６図はこの考案
の一実施例を示すブロック図、第７図は第６図の動作を
説明するためのタイムチャートである。 １：増幅器、ＣＯＭ：コンパレータ、Ａ□：ゲート回　
　　−路、Ｃ１：計数器、ＣＯＮ：コントローラ、Ｌ：
ラッチ回　　−路、Ｒ：リセット回路、Ｃ２：第２の計
数器、ＲＯＭ：固定記憶素子、Ｍ：マルチプライヤ、Ｃ
ＬＫ：クロック発生器。−

Claims (1)

    【実用新案登録請求の範囲】
  1. 計数器Ｃ□のパルス列計数をアナログ入力に応じて制御
    し、計数器Ｃ１の内容をアナログ入力に対応したデジタ
    ル変換信号とするアナログ−デジタル変換器と、このア
    ナログ−デジタル変換器の計数器Ｃ□の計数開始と同時
    に計数動作を開始する第２の計数器Ｃ２と、この第２の
    計数器Ｃ２の内容をアドレス−信号とする同定記憶素子
    ＲＯＭと１、前記アナログ−デジタル変換器の計数−器
    Ｃ１が計数するパルス列周波数を前記固定記憶素子の出
    力に応じて制御するマルチプライヤＭとを備え、前゛記
    憶２の計数器Ｃ６の内容に応じて前記固定記憶素子ＲＯ
    Ｍのアドレスを選択し、前記固定記憶素子の内容により
    、前記アナログ−デジタル変換器のアナログ入力とデジ
    タル出力との間に非直線性を持たせたことを特徴とする
    非線形アナログ−デジタル変換器。
JP2519283U 1983-02-23 1983-02-23 非線形アナログ−デジタル変換器 Pending JPS58166143U (ja)

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JP2519283U JPS58166143U (ja) 1983-02-23 1983-02-23 非線形アナログ−デジタル変換器

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JPS58166143U true JPS58166143U (ja) 1983-11-05

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