JPS58158715A - Programmable controller - Google Patents
Programmable controllerInfo
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- JPS58158715A JPS58158715A JP57040533A JP4053382A JPS58158715A JP S58158715 A JPS58158715 A JP S58158715A JP 57040533 A JP57040533 A JP 57040533A JP 4053382 A JP4053382 A JP 4053382A JP S58158715 A JPS58158715 A JP S58158715A
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- output
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- user
- flag
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- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/058—Safety, monitoring
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Testing And Monitoring For Control Systems (AREA)
Abstract
Description
【発明の詳細な説明】
この発明はプログラマブル・コントローラに関し、特に
シーケンスの論理異常が複数発生した場合の異常表示制
御に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a programmable controller, and more particularly to abnormality display control when a plurality of logical abnormalities occur in a sequence.
従来のプログラマブル・コントローラにおいては、入出
力機器等の不良によってシーケンス制御異常が発生した
場合にはユーザプログラムでその論理異常を検出し、異
常を呈した入出力機器の番号等を異常情報として表示す
るようにしていた。In conventional programmable controllers, when a sequence control abnormality occurs due to a defect in an input/output device, the user program detects the logical abnormality and displays the number of the abnormal input/output device as abnormal information. That's what I was doing.
しかしながら、このような従来のプログラマブル・コン
トローラにあっては、ユーザプログラムの−巡実行中で
最初に検出された異常に係る異常情報を表示し、その異
常原因が解消しない限り、その表示をリセットできない
構成になっていたために、異常が発生した場合には、当
該装置を全面的に停止せざるを得ず、使用者の立場から
は必ずしも適切とは言えないことがしばしばあった。However, such conventional programmable controllers display abnormality information related to the first abnormality detected during a cycle of the user program, and the display cannot be reset until the cause of the abnormality is resolved. Because of this configuration, when an abnormality occurs, the device must be completely stopped, which is often not always appropriate from the user's perspective.
つまり、ユーザプログラムの一巡実行中に発生した複数
の異常に対して予めすべての異常状況を把握し、ユーザ
プログラムで異常の種類や異常が生じた制御対象の状況
に応じた判断・処置をとることが困難であった。In other words, it is necessary to understand in advance all the abnormal conditions that occur during one round of execution of the user program, and to take decisions and actions in accordance with the type of abnormality and the situation of the controlled object in which the abnormality has occurred in the user program. was difficult.
その対策として、例えば制御対象毎にその異常が表示で
きるようにし、異常が発生した場合には使用者の判断に
委ねることが考えられるが、これでは表示部が大型化し
、実際的ではない。As a countermeasure, for example, it is possible to display the abnormality for each controlled object and leave it to the user's discretion when an abnormality occurs, but this would increase the size of the display unit and is not practical.
この発明は、このような従来の問題点に鑑みてなされた
もので、その目的とするところは、異常が発生した制御
対象個々の番号を1つの表示部に簡単に表示でき、ユー
ザプログラムで異常状況に応じた処置ができるようにし
たプログラマブル・コントローラを提供することで、以
下、この発明の実施例を添付図面に基づいて詳細に説明
する。This invention has been made in view of the above conventional problems, and its purpose is to easily display the numbers of each control object in which an abnormality has occurred on a single display, and to detect the abnormality using a user program. DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, which provide a programmable controller that can take measures depending on the situation.
第1図は、この発明に係るプログラマブル・コントロー
ラの概略構成を示すブロック図である。FIG. 1 is a block diagram showing a schematic configuration of a programmable controller according to the present invention.
このプログラマブル・コントローラは、ユーザプログラ
ムが格納されるユーザプログラムメモリ1と、外部入力
信号があたえられる入力回路2と、外部出力信号を送出
する出力回路3と、上記入力回路2および出力回路3に
対応した入出力データのバッファメモリとなる入出カメ
モリ4と、上記ユーザプログラムメモリ1の各命令を順
次高速に実行し、上記入出カメモリ4のデータに基づい
て演算処理をし、その処理結果で上記入出カメモリ4の
出力データを書換える命令実行手段と、上記入力回路2
の入力データを上記入出カメモリ4の所定エリアに書込
む入力更新手段と、上記入出カメモリ4の所定エリアの
出力データを上記出力回路3にセットする出力更新手段
とを基本的に有している。上記命令実行手段、入力更新
手段および出力更新手段はいわゆるマイクロプロセッサ
で構成されるCPLI (中央処理ユニット)5によっ
て実現される。CPU5は命令実行手段および入出力更
新手段としての制御動作の他、定時割込を受けて操作部
6にこの発明に係る故障表示ルーチン等を含んだ後述す
る各種のO8処理(オペレーティング・システム)を実
行するもので、その際にRAMであるメモリ7がワーキ
ングメモリとして使用される。This programmable controller has a user program memory 1 in which user programs are stored, an input circuit 2 to which external input signals are applied, an output circuit 3 to send out external output signals, and corresponds to the input circuit 2 and output circuit 3 described above. The input/output memory 4 serves as a buffer memory for input/output data, and each instruction in the user program memory 1 is executed in sequence at high speed, arithmetic processing is performed based on the data in the input/output memory 4, and the processing results are used to execute the above input/output data. an instruction execution means for rewriting output data of the output memory 4; and the input circuit 2.
The input/output memory 4 basically has an input updating means for writing input data into a predetermined area of the input/output memory 4, and an output updating means for setting output data of the predetermined area of the input/output memory 4 into the output circuit 3. There is. The above-mentioned instruction execution means, input updating means and output updating means are realized by a CPLI (Central Processing Unit) 5 constituted by a so-called microprocessor. In addition to controlling operations as an instruction execution means and an input/output updating means, the CPU 5 executes various O8 processes (operating system) to be described later, including a failure display routine according to the present invention, on the operation unit 6 in response to a scheduled interrupt. At this time, the memory 7, which is a RAM, is used as a working memory.
また、上記ユーザプログラムメモリ1にユーザプログラ
ムの一部として任意に設定されるこの発明に係る故障診
断命令は、そのオペレーションコード部の二一モニツク
FALで特定され、またそのオペランド部で後述する異
常フラグFR(N)の番@N (N−0〜M)を指定す
るようになっている。以下、故障診断命令をFAL命令
と称する。Further, the fault diagnosis instruction according to the present invention, which is arbitrarily set in the user program memory 1 as a part of the user program, is specified by the 21monique FAL in the operation code section, and an abnormality flag (described later) is specified in the operand section. The number @N (N-0 to M) of FR(N) is specified. Hereinafter, the fault diagnosis command will be referred to as a FAL command.
第2図は操作部6のこの発明に係る部分を示す図である
。この操作部6には、異常発生の通報をするための故障
表示ランプ8と、ユーザプログラムの一巡実行中に発生
した異常の数を表示する個数表示部9と、異常状況を呈
した制御対象の番号を自動的に一定の間隔で順番に繰り
返し表示する番号表示部10と、番号表示部10への繰
り返し表示を停止させ、特定の番号を継続表示させるた
めのホールドスイッチH8Wと、以上の各表示部8.9
.10の表示をリセットし、当該装置をイニシャライズ
するためのリセットスイッチR8Wとが設けられている
。FIG. 2 is a diagram showing a portion of the operating section 6 according to the present invention. This operation section 6 includes a failure indicator lamp 8 for reporting the occurrence of an abnormality, a number display section 9 for displaying the number of abnormalities that have occurred during one round of execution of the user program, and a number display section 9 for displaying the number of abnormalities that have occurred during the execution of one cycle of the user program. A number display section 10 that automatically and repeatedly displays numbers in order at regular intervals, a hold switch H8W that stops the repeated display on the number display section 10 and continues to display a specific number, and each of the above displays. Part 8.9
.. A reset switch R8W is provided for resetting the display of 10 and initializing the device.
第3図は、CPU5がこの発明に係る故障表示ルーチン
を実行するために、ワーキングメモリ7に設けられるフ
ラグ等を示すものである。FIG. 3 shows flags and the like provided in the working memory 7 in order for the CPU 5 to execute the failure display routine according to the present invention.
このワーキングメモリ7には、上記命令実行手段の動作
中において、上記FAL命令を実行することにより、任
意の入出力データ間の任意の論理演算の結果でもって個
々にセットまたはリセットされ、かつユーザプログラム
にて論理演算対象として任意に使用でき、格別の番号N
(N−0〜M)が設けられたM個の異常フラグFR(
N)と、上記命令実行手段の一巡実行毎に異常フラグF
R(N)をN−1からN−Mまで7ドレツシングして、
FR(N)−1になっている異常フラグFR(N)を検
出するとともに、CPU5が定時割込を受付ける度毎に
、FR(N)−1になっている異常フラグFR(N)の
番号Nを若い順から表示対象レジスタDCRに格納させ
、これを順次上記番号表示部10に自動的に一定間隔で
繰り返し表示させるためのアドレスカウンタADCと、
上記アドレッシングの結果、FR(N)−1になってい
る異常フラグFR(N)が検出されたときセットされて
上記故障表示ランプ8を点灯させ、上記リセットスイッ
チR8Wの操作でリセットされる故障表示フラグFと、
上記アドレッシングの結果検出されたFR(N)−1に
なっている異常フラグFR(N)の総数を検出し、その
個数を上記個数表示部9に表示させるエラーカウンタE
RCと、上記ホールドスイッチH8Wの操作毎に反転動
作をし、上記番号表示部10に番号を自動的に一定の間
隔で繰り返し表示させるのか、あるいは、繰り返し表示
を停止させ特定の番号を継続して表示させるのかの制御
を行なうボールドフラグHFとがそれぞれ設けられてい
る。During the operation of the instruction execution means, the working memory 7 is individually set or reset with the result of any logical operation between any input/output data by executing the FAL instruction, and is stored in the user program. Can be used arbitrarily as a logical operation target in the special number N
(N-0 to M) are provided with M abnormality flags FR(
N), and an abnormality flag F every time the instruction execution means executes one round.
Dress R(N) 7 times from N-1 to N-M,
The number of the abnormality flag FR(N) which is FR(N)-1 is detected every time the CPU 5 receives a scheduled interrupt. an address counter ADC for storing N in a display target register DCR in descending order and automatically repeatedly displaying it on the number display section 10 at regular intervals;
As a result of the above-mentioned addressing, when the abnormality flag FR(N) which is FR(N)-1 is detected, it is set and the above-mentioned fault indicator lamp 8 is turned on, and the fault display is reset by operating the above-mentioned reset switch R8W. Flag F and
An error counter E that detects the total number of abnormality flags FR(N) that are FR(N)-1 detected as a result of the addressing and displays the number on the number display section 9.
RC and each time the hold switch H8W is operated, the number is automatically and repeatedly displayed on the number display section 10 at regular intervals, or the display is stopped repeatedly and a specific number is continued. A bold flag HF is provided for controlling whether to display or not.
第4図は、ユーザプログラムの一部である故障検出プロ
グラムの一例を継電器ラダーダイヤグラムの形式で表現
したものである。図中Aの部分は、LDXI、ANDX
2.LDX3.0RLD、ANDX4の各論理演舞を順
次実行したのちにFAlolを実行し、演算レジスタの
内容によって異常フラグFR(01)がセットまたはリ
セットされることを示し、またBの部分は、このFAL
Olの実行結果が0LJTIOの入力条件になっており
、これによって例えばブザーを駆動することを示してい
る。このように、この発明に係るユーザプログラムには
任意にFAL命令が設けられている。FIG. 4 shows an example of a fault detection program, which is part of a user program, expressed in the form of a relay ladder diagram. Part A in the diagram is LDXI, ANDX
2. After sequentially executing each logical operation of LDX3.0RLD and ANDX4, FALol is executed, and the abnormal flag FR (01) is set or reset depending on the contents of the calculation register.
The execution result of OL is the input condition of 0LJTIO, which indicates that, for example, a buzzer is driven. In this way, the user program according to the present invention is optionally provided with the FAL instruction.
第5図A、BはCPU5によ、9て実行されるシステム
プログラムをこの発明に係る部分を中心に示すフローチ
ャートで、同図Aはユーザプログラムの一巡実行の過程
における異常検出動作を、また同図8は定時割込によっ
て番号表示部10に各異常フラグFR(N>の番号Nを
自動的に更新して、これを繰り返し表示する表示側御動
作をそれぞれ示している。以下、第5図A、Bに従って
CPu5の制御動作を説明する。5A and 5B are flowcharts showing mainly the parts related to the present invention of the system program executed by the CPU 5, and FIG. FIG. 8 shows the display side control operation of automatically updating the number N of each abnormality flag FR (N>) on the number display section 10 by a scheduled interruption and repeatedly displaying this. The control operation of the CPU 5 will be explained according to A and B.
同図Aにおいて、最初のステップ10oでは、電源投入
を受けて周知の各種イニシャル処理が行なわれ、操作部
6の各表示およびワーキングメモリ7の各フラグやカウ
ンタ等がリセットされる。In FIG. 1A, in the first step 10o, various well-known initial processes are performed upon power-on, and each display on the operation unit 6 and each flag, counter, etc. in the working memory 7 are reset.
ステップ101では、入力回路2に与えられている外部
入力信号を入出カメモリ4の所定エリアに取込む入力更
新動作を行なう。続くステップ102以降がユーザプロ
グラムの実行ルーチンである。In step 101, an input update operation is performed in which the external input signal applied to the input circuit 2 is taken into a predetermined area of the input/output memory 4. The subsequent step 102 and subsequent steps are the user program execution routine.
まずステップ102ではユーザプログラムメモリ1の先
頭アドレスから1命令を読出す。読出したユーザ命令が
FAL命令やEND命令の何れでもない場合には、ステ
ップ103→104→1゜5と進み、このステップ10
5でその命令を実行し、ステップ109でプログラムカ
ウンタを歩進してステップ102に戻り、ユーザプログ
ラムメモリ1から次のユーザ命令を読出す。以上の動作
が繰り返し高速で実行され、各ユーザ命令にょる演算結
果が演算レジスタに残る。First, in step 102, one instruction is read from the starting address of the user program memory 1. If the read user command is neither a FAL command nor an END command, the process proceeds to step 103 → 104 → 1°5, and this step 10
Step 5 executes the instruction, steps 109 increments the program counter, and returns to step 102 to read the next user instruction from user program memory 1. The above operations are repeatedly executed at high speed, and the operation results of each user instruction remain in the operation register.
そして、ステップ102で読出されたユーザ命令がFA
L命令であると、ステップ103でこれが検出され、ス
テップ106に進む。ステップ106はFAL命令に係
る制御対象に異常があったか否かを判断するルーチンで
、それは演算レジスタの内容で判断される。つまり、演
算結果が1であればステップ107に進み、異常表示フ
ラグFR(N>をセットし、また演算結果が1でなけれ
ば、ステップ108で異常表示フラグFR(N)をリセ
ットする。次いで、ステップ109でプログラムカウン
タを歩進してステップ102に戻り、次のユーザ命令を
ユーザプログラムメモリ1から読出す。Then, the user command read in step 102 is
If it is an L instruction, this is detected in step 103 and the process proceeds to step 106. Step 106 is a routine for determining whether or not there is an abnormality in the controlled object related to the FAL instruction, which is determined based on the contents of the operation register. That is, if the calculation result is 1, the process proceeds to step 107 and the abnormality display flag FR(N> is set. If the calculation result is not 1, the abnormality display flag FR(N) is reset in step 108.Next, The program counter is incremented in step 109 and the process returns to step 102 to read the next user command from the user program memory 1.
つまり、ユーザプログラムの最後に挿入されているEN
D命令がステップ104で検出されるまで、ステップ1
02からステップ109まで繰り返し高速で実行され、
所定の論理演算が行なわれるとともに、適宜に実行され
るFAL命令によプて論理異常が検出される。以上が命
令実行手段の動作である。In other words, the EN inserted at the end of the user program
Step 1 until the D instruction is detected in step 104.
02 to step 109 are repeatedly executed at high speed,
A predetermined logical operation is performed, and a logical abnormality is detected by an appropriately executed FAL instruction. The above is the operation of the instruction execution means.
次いで、ステップ104でEND命令が検出されると、
ステップ110で命令実行手段の動作によって実行され
た各命令の実行結果に従って入出カメモリ4の出力デー
タを書換え(出力更新手段の動作)、ステップ111で
プログラムカウンタをリセットすることでユーザプログ
ラムの周知の一巡実行が完了する。Then, when an END command is detected in step 104,
In step 110, the output data of the input/output memory 4 is rewritten according to the execution result of each instruction executed by the operation of the instruction execution means (operation of the output update means), and in step 111, the program counter is reset, thereby making the user program known. Execution completes.
次のステップ112では、故障表示フラグFが既にセッ
トされているか否かが判断され、その結果Noであれば
、ステップ113がら117までの各ルーチンが実行さ
れる。このルーチンでは、異常フラグFR(N>の番号
NをO−MまでアドレスカウンタADCでアドレッシン
グし、FR(N)−1になっている異常フラグFR(N
)の個数をエラーカウンタERCで計数する。In the next step 112, it is determined whether the failure display flag F has already been set, and if the result is No, each routine from steps 113 to 117 is executed. In this routine, the address counter ADC addresses the number N of the abnormal flag FR(N>) up to O-M, and the abnormal flag FR(N), which is FR(N)-1, is addressed by the address counter ADC.
) is counted by the error counter ERC.
その結果、ステップ118でエラーカウンタERCが何
も計数していなければステップ101に戻り、ユーザプ
ログラムを実行する準備が行なわれる。そして、エラー
カウンタERCがFR(N)−1である異常フラグを検
出していれば、ステップ119→120と進み、故障表
示フラグFをセットするとともに、操作部6の故障表示
ランプ8を点灯し、個数表示部9にエラーカウンタER
Cの計数値を表示する。次いでステップ121でアドレ
スカウンタADCとホールドフラグHFをリセットし、
ステップ122の操作員のスイッチ操作に備える。なお
、ステップ112の判断結果、YESであれば同様にス
テップ122に進む。As a result, if the error counter ERC does not count anything at step 118, the process returns to step 101 and preparations are made to execute the user program. If the error counter ERC detects an abnormality flag of FR(N)-1, the process proceeds to step 119→120, sets the failure display flag F, and lights up the failure indicator lamp 8 of the operation unit 6. , an error counter ER is displayed on the number display section 9.
Display the count value of C. Next, in step 121, the address counter ADC and the hold flag HF are reset,
Prepare for switch operation by the operator in step 122. Note that if the determination result in step 112 is YES, the process similarly proceeds to step 122.
ステップ122はホールドスイッチH8Wが操作された
か否かを検出するルーチンで、ホールドスイッチH8W
が操作されると、ステップ123でホールドフラグHF
の状態がチェックされ、ホールドフラグHFがリセット
されていればステップ124でこれをセットし、またホ
ールドフラグHFがセットされていれば、ステップ12
5でこれをリセットする・6つまり、ステップ122で
ホールドスイッチH8Wの操作が検出される度に、ホー
ルドフラグHFは反転動作をさせられる。このホールド
スイッチH8Wの操作は、後述の定時割込処理で表示さ
れる異常フラグFR(N>の番号の自動更新表示を停止
させ、同一番号を継続表示にするか否かを操作員が判断
して行なうものである。Step 122 is a routine for detecting whether or not the hold switch H8W has been operated.
is operated, the hold flag HF is set in step 123.
is checked, and if the hold flag HF is reset, it is set in step 124, and if the hold flag HF is set, it is set in step 124.
This is reset in step 5.6 In other words, each time the operation of the hold switch H8W is detected in step 122, the hold flag HF is inverted. The operation of this hold switch H8W causes the operator to decide whether to stop the automatic update display of the number of the abnormality flag FR (N>, which is displayed in the scheduled interrupt processing described later), and to continue displaying the same number. This is what we do.
次のステップ126はリセットスイッチR8Wが操作さ
れたか否かを判断するルーチンで、次のステップ127
に進み、上記各種フラグ等のリセット処理が行なわれ、
ステップ101に戻る。The next step 126 is a routine to determine whether the reset switch R8W has been operated, and the next step 127
Then, the various flags mentioned above are reset.
Return to step 101.
次に、同図Bにおいて、CPL15が定時割込の中の1
つの割込を受付けると、まずステップ130で故障表示
フラグFがセットされているが否かを判断する。その判
断結果がNOであれば、当該装置の制御対象は正常であ
るから、CPU5は割込受付前のプログラムに復帰する
。また、その判断結果がYESであれば、ステップ13
1でホールドフラグ)IFの状態をチェックする。その
結果ホールドフラグHFがリセットされていれば、ステ
ップ132→133→134→131→132の各ルー
チンの実行によって、FR(N>−1になっている異常
フラグFR(N)の中で一番若い番号を検出する。次い
でステップ135でその番号Nを表示対象レジスタDC
Rにセットするとともに、ステップ136でそれを番号
表示部10に表示する。そして、ステップ137でアド
レスカウンタADCを歩進して次の割込受付に備える。Next, in Figure B, CPL15 is one of the scheduled interrupts.
When one interrupt is received, first in step 130 it is determined whether or not a failure display flag F is set. If the determination result is NO, the control target of the device is normal, and the CPU 5 returns to the program before accepting the interrupt. Moreover, if the judgment result is YES, step 13
1 (hold flag) Check the IF status. As a result, if the hold flag HF is reset, the execution of each routine of steps 132 → 133 → 134 → 131 → 132 will cause the hold flag HF to be A smaller number is detected.Next, in step 135, that number N is displayed in the register DC.
It is set to R and displayed on the number display section 10 in step 136. Then, in step 137, the address counter ADC is incremented to prepare for the next interrupt reception.
次いでCPU5が次の割込を受付けると、ステップ13
0を介してステップ131に進む。その結果、ホールド
フラグHFがセットされてれば、番号表示部10に表示
されている前回の番号を更新することなく、CPU5は
割込受付前のプログラムに復帰する。Next, when the CPU 5 accepts the next interrupt, step 13
0 to step 131. As a result, if the hold flag HF is set, the CPU 5 returns to the program before accepting the interrupt without updating the previous number displayed on the number display section 10.
そして、ホールドフラグHFがリセットされいれば、前
述したようにステップ132→133→134→131
→132の各ルーチンの実行によって、番号表示部10
に次に表示すべきFR(N)−1になっている異常フラ
グの番号を検出し、これをステップ135.136の各
ルーチンによって番号表示部10に表示する。そして、
ステップ134でFR(N)−1になっている異常フラ
グの全数が全て検出されると、ステップ138でアドレ
スカウンタADCをリセットし、ステップ131に戻る
。If the hold flag HF is reset, steps 132→133→134→131 are performed as described above.
→By executing each routine of 132, the number display section 10
The abnormality flag number FR(N)-1 to be displayed next is detected, and this is displayed on the number display section 10 by each routine of steps 135 and 136. and,
When all the abnormality flags that are FR(N)-1 are detected in step 134, the address counter ADC is reset in step 138, and the process returns to step 131.
以上のように、CPU5が定時割込を受付ける度毎に番
号表示部10に表示され番号は若い番号から順に自動的
に更新されて一定間隔で表示され、そしてそれが繰り返
される。また、ホールドスイッチH8Wの操作によって
、番号表示部10に表示される番号の自動更新が停止さ
れ、同一番号が継続して表示される。As described above, each time the CPU 5 receives a scheduled interrupt, the numbers are displayed on the number display section 10, and the numbers are automatically updated in descending order of number and displayed at regular intervals, and this is repeated. Further, by operating the hold switch H8W, automatic updating of the number displayed on the number display section 10 is stopped, and the same number is continuously displayed.
以上詳細に説明したように、この発明によれば、ユーザ
70グラムの一部としてユーザプログラムに任意に設定
された命令を実行することにより、任意の入出力データ
任意の論理演算の結果でもって、個々にセットまたはリ
セットされ、かつユーザプログラムにて論理演算対象と
して任意に使用でき、格別の番号が割当られた複数の異
常フラグと、上記異常フラグのうちセットされているフ
ラグを検出する検出手段と、上記検出手段で検出された
異常フラグの番号を自動的に一定の間隔で順番に繰り返
し表示する表示手段とを備えたプログラマブル・コント
ローラとしたので、異常が発生した制御対象例々の番号
を1つの表示部に簡単に自動的に更新して表示させるこ
とができ、また任意に同一番号を継続表示させることが
できる。その結果、使用者はすべての異常状況を予め把
握し、ユーザプログラムによって、あるいは使用者のそ
のときの判断によって、異常が生じた制御対象に応じた
適切な判断や処置を取ることが可能となり、従来のもの
に比べて格段に使い勝手の良いプログラマブル・コント
ローラが提供できる。As described above in detail, according to the present invention, by executing instructions arbitrarily set in the user program as part of the user 70gram, arbitrary input/output data and the result of arbitrary logical operation can be obtained. a plurality of abnormality flags that are individually set or reset, can be arbitrarily used as logical operation targets in a user program, and are assigned special numbers; and a detection means for detecting a set flag among the abnormality flags; Since the programmable controller is equipped with a display means that automatically and repeatedly displays the number of the abnormality flag detected by the detection means in order at regular intervals, the number of each controlled object in which an abnormality has occurred is displayed as 1. The number can be easily and automatically updated and displayed on one display section, and the same number can be displayed continuously as desired. As a result, the user can grasp all abnormal situations in advance, and can take appropriate judgments and measures depending on the control target where the abnormality has occurred, using the user program or the user's judgment at the time. A programmable controller that is much easier to use than conventional ones can be provided.
第1図はこの発明の係るプログラマブル・コントローラ
の概略構成を示すブロック図、第2図は操作部のこの発
明に係る部分を示す概略図、第3図はワーキングメモリ
に設けられるこの発明に係るフラグ等を示す概略図、第
4図はユーザプログラムの一部である故障検出プログラ
ムの一例を継電器ラダー図の形式で表現した概略図、第
5図は上記プログラマブル・コント0−ラの制御動作を
この発明に係る部分のを中心に示すフローチャートで、
同図Aはユーザプログラムの一巡実行の過程における異
常検出動作を、また同図Bを定時割込によって異常フラ
グの各番号を自動的に更新してこれを繰り返し表示する
表示制御動作をそれぞれ示している。
1・・・・・・・・・・・・・・・ユーザプログラムメ
モリ2・・・・・・・・・・・・・・・入力回路3・・
・・・・・・・・・・・・・出力回路4・・・・・・・
・・・・・・・・入出カメモリ5・・・・・・・・・・
・・・・・CPU6・・・・・・・・・・・・・・・操
作部7・・・・・・・・・・・・・・・ワーキングメモ
リ8・・・・・・・・・・・・・・・故障表示ランプ1
0・・・・・・・・・・・・番号表示部FR(N)・・
・異常フラグ
ADC・・・・・・・・・アドレスカウンタERC・・
・・・・・・・エラーカウンタDCR・・・・・・・・
・表示対象レジスタF・・・・・・・・・・・・・・・
故障表示フラグ第1図FIG. 1 is a block diagram showing a schematic configuration of a programmable controller according to the present invention, FIG. 2 is a schematic diagram showing a portion of an operation unit according to the present invention, and FIG. 3 is a flag according to the present invention provided in a working memory. 4 is a schematic diagram representing an example of a fault detection program which is a part of the user program in the form of a relay ladder diagram, and FIG. 5 is a schematic diagram showing the control operation of the above programmable controller A flowchart mainly showing the parts related to the invention,
Figure A shows an abnormality detection operation in the process of one round of user program execution, and Figure B shows a display control operation in which each abnormality flag number is automatically updated by a scheduled interrupt and repeatedly displayed. There is. 1......User program memory 2...Input circuit 3...
・・・・・・・・・・・・Output circuit 4・・・・・・・
・・・・・・・・・Input/output memory 5・・・・・・・・・・・・
・・・・・・CPU6・・・・・・・・・・・・・Operation unit 7・・・・・・・・・・・・・・・Working memory 8・・・・・・・・・・・・・・・・・・Fault indicator lamp 1
0...Number display section FR(N)...
・Abnormal flag ADC・・・・・・Address counter ERC・・
・・・・・・Error counter DCR・・・・・・・・・
・Display target register F・・・・・・・・・・・・・・・
Trouble display flag diagram 1
Claims (1)
メモリと、外部入力信号が与えられる入力回路と、外部
出力信号を送出する出力回路と、上記入力回路および出
力回路に対応した出力データのバッファメモリとなる入
出カメモリと、上記ユーザプログラムメモリの各命令を
順次高速に実行し、上記入出カメモリのデータに基づい
て演算処理をし、その結果で上記入出カメモリの出力デ
ータを切換える命令実行手段と、上記入力回路の入力デ
ータを上記入出カメモリの所定エリアに書込む入力更新
手段と、上記入出カメモリの所定エリアの出力データを
上記出力回路にセットする出力更新手段とを有するプロ
グラマブル・コントローラにおいて、ユーザプログラム
の一部としてユーザプログラムに任意に設定された命令
を実行することにより、任意の入出力データ任意の論理
演算の結果でもって、個々にセットまたはリセットされ
、かつユーザプログラムにて論理演算対象として任意に
使用でき、格別の番号が割当られた複数の異常フラグと
、上記異常フラグのうちセットされているフラグを検出
する検出手段と、上記検出手段で検出された異常フラグ
の番号を自動的に一定の間隔で順番に繰り返し表示する
表示手段とを備えたことを特徴とするプログラマブルφ
コントローラ。(1) Serves as a user program memory in which user programs are stored, an input circuit to which external input signals are applied, an output circuit to send out external output signals, and a buffer memory for output data corresponding to the input circuits and output circuits. an input/output memory and an instruction execution means for sequentially executing each instruction in the user program memory at high speed, performing arithmetic processing based on the data in the input/output memory, and switching output data in the input/output memory based on the result; A programmable controller comprising input updating means for writing input data of an input circuit to a predetermined area of the input/output memory, and output updating means for setting output data of the predetermined area of the input/output memory to the output circuit. By executing instructions arbitrarily set in the user program as part of the program, any input/output data can be individually set or reset as a result of any logical operation, and as a logical operation target in the user program. A plurality of abnormality flags that can be used arbitrarily and are assigned special numbers, a detection means for detecting a set flag among the above abnormality flags, and a number of abnormality flags detected by the above detection means are automatically determined. A programmable
controller.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57040533A JPS58158715A (en) | 1982-03-15 | 1982-03-15 | Programmable controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57040533A JPS58158715A (en) | 1982-03-15 | 1982-03-15 | Programmable controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58158715A true JPS58158715A (en) | 1983-09-21 |
Family
ID=12583095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57040533A Pending JPS58158715A (en) | 1982-03-15 | 1982-03-15 | Programmable controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58158715A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6111871A (en) * | 1984-06-27 | 1986-01-20 | Omron Tateisi Electronics Co | Programmable controller |
-
1982
- 1982-03-15 JP JP57040533A patent/JPS58158715A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6111871A (en) * | 1984-06-27 | 1986-01-20 | Omron Tateisi Electronics Co | Programmable controller |
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