JPS581555U - サ−マルヘツドの低電圧駆動回路 - Google Patents

サ−マルヘツドの低電圧駆動回路

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Publication number
JPS581555U
JPS581555U JP9464781U JP9464781U JPS581555U JP S581555 U JPS581555 U JP S581555U JP 9464781 U JP9464781 U JP 9464781U JP 9464781 U JP9464781 U JP 9464781U JP S581555 U JPS581555 U JP S581555U
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JP
Japan
Prior art keywords
electrode
thermal head
drive circuit
low voltage
voltage drive
Prior art date
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Pending
Application number
JP9464781U
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English (en)
Inventor
東夫 反町
寺島　稔
菅野　健郎
清 佐藤
Original Assignee
富士通株式会社
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Filing date
Publication date
Application filed by 富士通株式会社 filed Critical 富士通株式会社
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Publication of JPS581555U publication Critical patent/JPS581555U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案対象と、する従来のサーマルヘッドの駆
動回路、第２図と第３図は本考案の低電圧　　　　゛駆
動回路の実施例を、又第４図幌第２並びに第３、図の回
路に係る印加パルスのタイムチャートである。 図中、ｒ１□、ｒ２１乃至ｒｍｎは膜抵抗素子。ＦＥＴ
は抵抗素子駆動用のスイッチング素子、ＤはＦＥＴのド
レイン電位、ＳはＦＥＴのソース電極及びＧはＦＥＴの
ゲート電極である。 １１ 書　　　　　１ １　　　　　　　＠ −− １番 ロー １　　　　１ 暑　　　　　４ １ −− １ １

Claims (1)

    【実用新案登録請求の範囲】
  1. 基板上に列状に配置された複数個の各膜抵抗素子に該素
    子駆動用の制御電極Ｇと制御される電流を流す電極りと
    、電極Ｓを具えた三端子素子とを直列に接続したサーマ
    ルヘッドのマトリックス駆動において、前記の膜抵抗素
    子の一方の電極がヲ端子素子の前記電極りに接続され、
    他方の電極Ｓが共通電源端子に接続され、前記制御電極
    ＧのＮ個をまとめてＭ僧のグループ端子とし該Ｍ個グル
    ープ内の三端子素子の電極ＳのＮ個をまとめてエレメン
    ト端子とするマトリックス接続としたことを特徴とする
    サーマルヘッドの低電圧駆動回路。
JP9464781U 1981-06-26 1981-06-26 サ−マルヘツドの低電圧駆動回路 Pending JPS581555U (ja)

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JPS581555U true JPS581555U (ja) 1983-01-07

Family

ID=29889569

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