JPS5814155B2 - Milmo-tano-sokudo-setsutei-souchi - Google Patents

Milmo-tano-sokudo-setsutei-souchi

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JPS5814155B2
JPS5814155B2 JP50062783A JP6278375A JPS5814155B2 JP S5814155 B2 JPS5814155 B2 JP S5814155B2 JP 50062783 A JP50062783 A JP 50062783A JP 6278375 A JP6278375 A JP 6278375A JP S5814155 B2 JPS5814155 B2 JP S5814155B2
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gate
circuit
output
reversible counter
signal
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JP50062783A
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神河達男
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
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Description

【発明の詳細な説明】 この発明は、製鉄圧延プラントにおけるミル駆動用モー
タの制御回路において、モータの速度設定を全て静止化
された回路により、高速、安定かつ安価な速度設定を行
なうようにしたミルモータの速度設定装置に関する。
[Detailed Description of the Invention] The present invention is a control circuit for a mill drive motor in a steel rolling plant, in which all motor speed settings are made stationary so that high-speed, stable, and inexpensive speed settings can be performed. This invention relates to a speed setting device for a mill motor.

第1図は従来の速度設定装置を示すもので、電圧一周波
数変換器(以下、V/Fコンバータと云う)1は入力電
圧Viに比例した周波数を発生し、制御人力Fが与えら
れると、この設定装置によりパルスモータ3が制御され
るものであり、このパルスモータ3の回転速度を加速す
るための信号をモータ駆動回路2よりパルスモータ3に
出力する。
FIG. 1 shows a conventional speed setting device, in which a voltage-to-frequency converter (hereinafter referred to as V/F converter) 1 generates a frequency proportional to an input voltage Vi, and when a control human power F is applied, The pulse motor 3 is controlled by this setting device, and a signal for accelerating the rotational speed of the pulse motor 3 is outputted from the motor drive circuit 2 to the pulse motor 3.

また、制御入力RがV/Pコンバータ1に与えられると
、逆に前記パルスモーク3の回転速度を減速するための
信号をモータ駆動回路2に出力する。
Further, when the control input R is applied to the V/P converter 1, a signal for decelerating the rotational speed of the pulse smoke 3 is outputted to the motor drive circuit 2.

このモータ駆動回路2は上記加速または減速信号を受け
、パルス出力にてパルスモータ3を駆動する。
This motor drive circuit 2 receives the acceleration or deceleration signal and drives the pulse motor 3 with a pulse output.

パルスモータ3の回転運動は減速ギャ4,スリップ機構
5を介してポテンショメータ6の摺動子に伝達され、こ
の摺動子のb点には、ポテンショメータ6に印加される
電圧VRによりその位置に対応した電圧が得られるよう
になっている。
The rotational motion of the pulse motor 3 is transmitted to the slider of the potentiometer 6 via the reduction gear 4 and the slip mechanism 5, and a voltage VR applied to the potentiometer 6 corresponds to the position at point b of the slider. voltage can be obtained.

また、V/Fコンバーク1に制御入力Sが与えられると
、V/Fコンバータにて発生パルスは停止し、パルスモ
ータ3により伝達される一連の回転運動は停止する。
Furthermore, when the control input S is applied to the V/F converter 1, the pulses generated in the V/F converter stop, and the series of rotational movements transmitted by the pulse motor 3 stops.

このようにして、設定される電圧はミルモータの速度設
定回路における基準信号として用いられる。
In this way, the voltage set is used as a reference signal in the speed setting circuit of the mill motor.

ところで、このような従来の速度設定装置では、機械的
な回転運動、すなわち、減速ギャ4,スリップ機械5,
上限リミットスイッチ7,下限リミットスイッチ8など
の運動に頼るため、下記のごとき欠点がある。
By the way, in such a conventional speed setting device, mechanical rotational movement, that is, the reduction gear 4, the slip machine 5,
Since it relies on the movement of the upper limit switch 7, lower limit switch 8, etc., it has the following drawbacks.

(1)寿命が短かい (2)応答速度が遅い (3)大きなスペースが必要である (4)分解能が悪い などである。(1) Short life span (2) Slow response speed (3) Requires large space (4) Poor resolution etc.

この発明は、上記従来の欠点を除去するためになされた
もので、機械的な回転運動や移動運動に頼ることなく、
全て静止化された回路により高速、安定かつ安価なミル
モータの速度設定装置を提供するものである。
This invention was made to eliminate the above-mentioned conventional drawbacks, and does not rely on mechanical rotational or moving movements.
The present invention provides a speed setting device for a mill motor that is fast, stable, and inexpensive due to a completely stationary circuit.

次に、図面を参照してこの発明のミルモータの速度設定
装置の実施例について説明すれば、第2図はその一実施
例の原理を示すブロック図であり、11はV/Fコンバ
ータである。
Next, an embodiment of the speed setting device for a mill motor according to the present invention will be described with reference to the drawings. FIG. 2 is a block diagram showing the principle of one embodiment, and 11 is a V/F converter.

このV/Fコンバータ11はその入力側に導入される電
気信号Viに比例した周波数のパルスを発生し、このパ
ルスを第1のゲート12および第2のゲート13に送出
するようになっている。
This V/F converter 11 generates a pulse with a frequency proportional to the electric signal Vi introduced to its input side, and sends this pulse to a first gate 12 and a second gate 13.

第1のゲート12は信号Fにて制御され、この信号Fが
導入されているとき、V/Fコンバータ,11の出力側
よりのパルスを第3のゲート14に送出するようになっ
ている。
The first gate 12 is controlled by a signal F, and when this signal F is introduced, pulses from the output side of the V/F converter 11 are sent to the third gate 14.

この第3のゲート14は信号Sおよび後述する第1の検
出回路18により制御されるようになっている。
This third gate 14 is controlled by a signal S and a first detection circuit 18, which will be described later.

また、第2のゲート13には信号Rが導入されるように
なっており、この信号Rにより匍脚されるようになって
いる。
Further, a signal R is introduced into the second gate 13, and the signal R is used to control the signal R.

そして、この第2のゲート13の出力は第4のゲート1
5に導入されるようになっており、この第4のゲート1
5には上記信・号Sも導入されるようになっているとと
もに、第2の検出回路19の出力により匍j御されるよ
うになっている。
Then, the output of this second gate 13 is transmitted to the fourth gate 1.
5, and this fourth gate 1
The signal S mentioned above is also introduced into the circuit 5, and is controlled by the output of the second detection circuit 19.

第3のゲート14および第4のゲート15の出力側から
送出されるパルス列、すなわち、V/Fコンバータ11
の出力側より発生されるパルスは可逆カウンタ16に導
入され、そこで計数されるようになっている。
The pulse train sent out from the output side of the third gate 14 and the fourth gate 15, that is, the V/F converter 11
The pulses generated from the output side are introduced into a reversible counter 16 and counted there.

可逆カウンタ16の出力は第1の検出回路18,第2の
検出回路19およびD/A変換回路17(デイジタルー
アナグ口変換回路)に送出されるようになっており、こ
の可逆カウンタ16の出力が予め設定した値Tと等しく
なったとき、第1の検出回路18より上記第3のゲート
14に閉信号を与えるようになっている。
The output of the reversible counter 16 is sent to a first detection circuit 18, a second detection circuit 19, and a D/A conversion circuit 17 (digital-to-analog conversion circuit). When becomes equal to a preset value T, the first detection circuit 18 gives a close signal to the third gate 14.

同様にして、可逆カウンタ16の出力が予め設定した値
B゜に等しくなったとき、第2の検出回路19より第4
のゲート15に閉信号を与えるようになっている。
Similarly, when the output of the reversible counter 16 becomes equal to the preset value B°, the second detection circuit 19 detects the fourth
A close signal is given to the gate 15 of.

上記D/A変換回路11はVRを基準電圧とし、可逆カ
ウンタ16にて計数されたパルス数に比例したアナログ
出力VOUTを出力するようになっている。
The D/A conversion circuit 11 uses VR as a reference voltage and outputs an analog output VOUT proportional to the number of pulses counted by the reversible counter 16.

次に、以上のように構成されたこの発明のミルモータの
速度設定装置の動作について説明すると、V/Fコンバ
ータ11は入力信号Viの大きさに比例した周波数のパ
ルスを発生し、その出力は第1のゲート回路12および
第2のゲート回路13に送出される。
Next, the operation of the mill motor speed setting device of the present invention configured as described above will be explained. The V/F converter 11 generates a pulse with a frequency proportional to the magnitude of the input signal Vi, and its output is The signal is sent to the first gate circuit 12 and the second gate circuit 13.

いま、第1のゲート回路12に制御信号Fを与えると、
第1のゲート12はゲートを開き、■↑コンバータ11
からのパルスはこの第1のゲート12および第3のゲー
ト14を通して可逆カウンタ16に導入される。
Now, when the control signal F is applied to the first gate circuit 12,
The first gate 12 opens the gate, ■↑ converter 11
The pulses from are introduced into the reversible counter 16 through this first gate 12 and third gate 14.

これにより、可逆カウンタ16は加算カウントを開始す
る。
As a result, the reversible counter 16 starts counting.

逆に、制御信号Rを第2のゲート13に与えれば、上記
と同様にして、この第2のゲート13はケートを開き,
V/Fコンバータ11からのパルスはこの第2のゲート
13および第4のゲート15を通して可逆カウンタ16
に導入される。
Conversely, if the control signal R is applied to the second gate 13, the second gate 13 opens the gate in the same way as above.
The pulse from the V/F converter 11 passes through the second gate 13 and the fourth gate 15 to the reversible counter 16.
will be introduced in

これにより、今度は可逆カウンタ16が減算カウントす
る。
As a result, the reversible counter 16 now performs a subtraction count.

このようにして、可逆カウンタ16によって加算するよ
うに計数された場合、計数されたパルスの数は、D/A
変換回路17にてアナログ出力VOUTに変換され、制
御信号Fが与えられた場合、この発明の速度設定装置に
て制御されるミルモータの回転速度が加速となるような
出力VOUTを出力する。
In this way, when counted to add by the reversible counter 16, the number of pulses counted is
It is converted into an analog output VOUT by the conversion circuit 17, and when a control signal F is applied, an output VOUT is outputted so that the rotational speed of the mill motor controlled by the speed setting device of the present invention is accelerated.

また、逆に可逆カウンタ16によって、減算するように
計数された場合(制御信号Rが第2のゲート13に印加
された場合)、ミルモータの回転速度が減速となるよう
な出力VOUTが出力される,さらに、ミルモータを一
定速度で運動する場合には、信号Sを第3のゲート14
および第4のゲート15に与える。
Conversely, when the reversible counter 16 performs a subtractive count (when the control signal R is applied to the second gate 13), an output VOUT is output that reduces the rotational speed of the mill motor. , Furthermore, when the mill motor is moved at a constant speed, the signal S is sent to the third gate 14.
and the fourth gate 15.

すると、この第3のゲート14および第4のゲート15
はそのゲートを閉じ、V/Fコンバータ11からのパル
スは可逆カウンタ16に導入されなくなり、可逆カウン
タ16は計数した値を安定に保ち、その安定した値に応
じて、D/A変換回路17の出力側よりアナログ信号が
出力され、ミルモータが一定の速度で運転制御される。
Then, this third gate 14 and fourth gate 15
closes its gate, the pulse from the V/F converter 11 is no longer introduced into the reversible counter 16, the reversible counter 16 keeps the counted value stable, and the D/A conversion circuit 17 changes according to the stable value. An analog signal is output from the output side, and the mill motor is controlled at a constant speed.

また、上記可逆カウンタ16が加算している場合に、上
記第1の検出回路18は、可逆カウンタ16の計数値が
予め定められた値Tになったら、第3のゲート14が閉
じる信号をこの第3のゲートに送出し、可逆カウンタ1
6へのパルスの導入を阻止する。
Further, when the reversible counter 16 is incrementing, the first detection circuit 18 sends a signal to close the third gate 14 when the count value of the reversible counter 16 reaches a predetermined value T. Send to third gate, reversible counter 1
Preventing the introduction of pulses into 6.

同様に、可逆カウンタ16が減算している場合において
、可逆カウンタ16の計数値が予め設定された値Bに達
すると、第2の検出回路19はそれを検出して、第4の
ゲート15にそのゲートが自動的に閉じる信号を送出す
る。
Similarly, when the reversible counter 16 is decrementing, when the count value of the reversible counter 16 reaches a preset value B, the second detection circuit 19 detects it and outputs the signal to the fourth gate 15. The gate sends a signal to close automatically.

したがって、第3のゲート14が自動的に閉じられた状
態では、制御信号Fを第1のゲート12に与えても、第
3のゲート14が閉じているので、可逆カウンタ16に
はV/Fコンバータ11からのパルスが導入されない。
Therefore, in a state where the third gate 14 is automatically closed, even if the control signal F is applied to the first gate 12, since the third gate 14 is closed, the reversible counter 16 has a V/F value. No pulses from converter 11 are introduced.

同様にして、第4のゲート15が閉じられた状態では、
制御信号Rを第2のゲート13に加えても、第4のゲー
ト15は閉じているので、V/Fコンバータ11の出力
パルスは可逆カウンタ16には導入されない。
Similarly, when the fourth gate 15 is closed,
Even when the control signal R is applied to the second gate 13, the output pulse of the V/F converter 11 is not introduced to the reversible counter 16 because the fourth gate 15 is closed.

上記それぞれのゲート閉信号は互いに逆方向の制御信号
を印加することにより解除される。
The respective gate close signals described above are canceled by applying control signals in opposite directions.

すなわち、第1の検出回路18および第2の検出回路1
9はそれぞれ第1図にて示した上限リミットスイッチ7
および下限リミットスイッチ8の役割を果しているもの
である。
That is, the first detection circuit 18 and the second detection circuit 1
9 are upper limit switches 7 shown in FIG.
It also plays the role of a lower limit switch 8.

さて、第3図は、第2図のこの発明の原理に基づいて構
成されたこの発明の他の実施例の構成を示すブロック図
であり、この第3図において、第2図と同一部分は同一
符号を付して述べることとすると、この第3図では、V
/Fコンバータ11,第1のゲート12,第2のゲート
13,第3のゲート14,第4のゲート15,可逆カウ
ンタ16,D/A変換器17,第1の検出器18,第2
の検出器19の部分の構成関係は第2図の場合とほとん
ど同一であるので、その説明を省略する。
Now, FIG. 3 is a block diagram showing the configuration of another embodiment of the present invention constructed based on the principle of the present invention shown in FIG. 2. In this FIG. 3, the same parts as those in FIG. In this Figure 3, V
/F converter 11, first gate 12, second gate 13, third gate 14, fourth gate 15, reversible counter 16, D/A converter 17, first detector 18, second
The structural relationship of the detector 19 is almost the same as in the case of FIG. 2, so its explanation will be omitted.

ただし、第2図では制御信号F,R,Sは外部より印加
されているが、この第3図では、制御信号F,R,Sは
自動的に制御されるようになっている。
However, in FIG. 2, the control signals F, R, and S are applied from outside, but in FIG. 3, the control signals F, R, and S are automatically controlled.

20は減算回路であり、可逆カウンタ16の動作安定を
増すための回路である。
20 is a subtraction circuit, which is a circuit for increasing the operational stability of the reversible counter 16.

この減算回路20には可逆カウンタ16の出力が導入さ
れるようになっている。
The output of the reversible counter 16 is introduced into the subtraction circuit 20.

可逆カウンタ16および減算回路20には、予めデイジ
タルバイアスKが加えられるようになっており、このバ
イアス量Kは減算回路20にて減算されるようになって
いる。
A digital bias K is applied in advance to the reversible counter 16 and the subtraction circuit 20, and this bias amount K is subtracted by the subtraction circuit 20.

減算回路20の出力は第1の検出回路18,第2の検出
回路19,比較回路21およびD/A変換回路17に送
出するようになっている。
The output of the subtraction circuit 20 is sent to the first detection circuit 18, the second detection circuit 19, the comparison circuit 21, and the D/A conversion circuit 17.

比較回路21にはバツファメモリ22の出力が導入され
るようになっており、比較回路21の出力は上記第1の
ゲート12および第2のゲート13に送出するようにな
っている。
The output of the buffer memory 22 is introduced into the comparison circuit 21, and the output of the comparison circuit 21 is sent to the first gate 12 and the second gate 13.

バツファメモリ22には数量設定器23の出力および信
号RIが導入されるようになっている。
The output of the quantity setter 23 and the signal RI are introduced into the buffer memory 22.

この第3図の実施例の動作について、第4図を併用して
述べると、いま、必要とする可逆カウンタ16の容量を
Nカウントとすると、可逆カウンタ16はOからNカウ
ント、すなわち、実線Aにおける点P2 と点Q2の間
を往復することになる。
The operation of the embodiment shown in FIG. 3 will be described with reference to FIG. 4. Now, if the required capacity of the reversible counter 16 is N counts, the reversible counter 16 will be able to move from O to N counts, that is, the solid line A It will go back and forth between point P2 and point Q2 in .

したがって、可逆カウンタ16に必要最小限のNカウン
ト分のみの容量をもたせた場合、可逆カウンタ16本来
の動作上、この可逆カウンタ16は実線Aと同一折線上
を動作する。
Therefore, when the reversible counter 16 is provided with a capacity for only the necessary minimum number of N counts, the reversible counter 16 operates on the same polygonal line as the solid line A due to the original operation of the reversible counter 16.

すなわち、点P2と点Q1の間、点Q2とP3の間には
いずれの場合にも、1カウント分の差しかなく、可逆カ
ウンタ16が点P2 または点Q2で静止している状態
では、誤信号により点P2が点Q1 に、点Q2が点P
3にジャンプするおそれがあり、非常に危険である。
In other words, there is only a difference of one count between points P2 and Q1 and between points Q2 and P3, and if the reversible counter 16 is stationary at point P2 or point Q2, an error will occur. The signal causes point P2 to become point Q1, and point Q2 to point P.
There is a risk of jumping to 3, which is extremely dangerous.

そこで、点線Bのごとく、可逆カウンタ16に余裕をも
たせ、予めデイジタルバイアスKを与えて、0点をP点
に移し、実際にはP点とQ点の間で可逆カウントすれば
、下限値P点で静止中に誤って減算信号が印加されても
カウント値はP2点がP点に向って減算されるのみでQ
1点へのジャンプは行なわない。
Therefore, as shown by the dotted line B, if the reversible counter 16 is given a margin, a digital bias K is given in advance, the 0 point is moved to the P point, and the reversible count is actually performed between the P point and the Q point, the lower limit value P Even if a subtraction signal is mistakenly applied while the point is stationary, the count value will only be subtracted from point P2 toward point P.
Do not jump to one point.

同様にQ2点で静止中に誤って印加される加算信号によ
るQ2点からP3へのジャンプも防止出来、前記のごと
き不安定性を取り除くことができる。
Similarly, it is possible to prevent a jump from point Q2 to P3 due to an addition signal that is erroneously applied while stationary at point Q2, and the above-mentioned instability can be eliminated.

また、数量設定器23で予めミルモータの速度に相当す
る数値を設定し、これを信号RIにてバツファメモリ2
2の内容を読み、比較回路21に与えると、比較回路2
1はこの設定値と上記減算回路20より出力される値、
すなわち、可逆カウンタ16の計数値より一定値に減算
した値との大小を比較し、設定値が大きい場合は第1の
ゲート開指命を出力する。
In addition, a value corresponding to the speed of the mill motor is set in advance using the quantity setter 23, and this value is sent to the buffer memory 2 using the signal RI.
When the contents of 2 are read and given to the comparator circuit 21, the comparator circuit 2
1 is this set value and the value output from the subtraction circuit 20,
That is, it compares the count value of the reversible counter 16 with a value obtained by subtracting a constant value, and if the set value is large, outputs the first gate opening command.

逆に、計数値の方が大きい場合には、第2のゲート13
に開指令を出力する。
Conversely, if the count value is larger, the second gate 13
Outputs an open command to.

また、両者が等しい場合には、第3のゲート14,第4
のゲート15が同時に閉じる信号を比較回路21より出
力し、D/A変換回路17に与えられる信号が常に設定
器23にて設定される値に等しくなるようにこの両ゲー
ト回路14.15を自動的に制御する。
In addition, if both are equal, the third gate 14, the fourth gate
Both gate circuits 14 and 15 are automatically closed so that the comparator circuit 21 outputs a signal that the gates 15 close simultaneously, and the signal given to the D/A conversion circuit 17 is always equal to the value set by the setting device 23. control.

以上のように、この発明によれば、従来機械的な回転運
動や移動運動を利用してミルモータの速度制御を行なっ
ていた部分を静止化した回路にて行なうようにしたので
、従来の欠点を除去できるとともに、高速、安定でしか
も安価にできるばかりか、保守も容易となり、さらに、
電力消費量も少ないなどの多くの利点を有するミルモー
タの速度設定装置を得ることができるものである。
As described above, according to the present invention, the part that conventionally controlled the speed of the mill motor using mechanical rotational motion or moving motion is now controlled by a stationary circuit, thereby eliminating the drawbacks of the conventional method. Not only can it be removed, it is fast, stable, and inexpensive, but it is also easy to maintain.
It is possible to obtain a speed setting device for a mill motor that has many advantages such as low power consumption.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来のミルモータの速度設定装置のブロック図
、第2図はこの発明のミルモータの速度設定装置の原理
的構成を示すブロック図、第3図はこの発明のミルモー
タの速度設定装置の他の実施例の構成を示すブロック図
、第4図は第3図のミルモータの速度設定装置の動作を
説明するための図である。 11・・・・・・V/Fコンバータ、12・・・・・・
第1のゲート、13・・・・・・第2のゲート、14・
・・・・・第3のゲート、15・・・・・・第4のゲー
ト、1G・・・・・・可逆カウンタ、17・・・・・・
D/A変換回路、18・・・・・・第1の検出回路、1
9・・・・・・第2の検出回路、20・・・・・・減算
回路、21・・・・・・比較回路、22・・・・・・バ
ツファメモリ、23・・・・・・数量設定器。 なお、図中同一符号は同一部分または相当部分を示す。
FIG. 1 is a block diagram of a conventional mill motor speed setting device, FIG. 2 is a block diagram showing the basic configuration of the mill motor speed setting device of the present invention, and FIG. 3 is a block diagram of a mill motor speed setting device of the present invention. FIG. 4 is a block diagram showing the configuration of an embodiment of the present invention, and FIG. 4 is a diagram for explaining the operation of the mill motor speed setting device shown in FIG. 3. 11...V/F converter, 12...
First gate, 13...Second gate, 14.
...Third gate, 15...Fourth gate, 1G...Reversible counter, 17...
D/A conversion circuit, 18...first detection circuit, 1
9...Second detection circuit, 20...Subtraction circuit, 21...Comparison circuit, 22...Buffer memory, 23...Quantity Setting device. Note that the same reference numerals in the figures indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims] 1 パルス発生器または電圧−周波数変換器、被制御対
象のミルモータの回転速度を上げる場合に上記パルス発
生器または電圧一周波数変換器で得られたパルスを通過
させる第1のゲート、上記ミルモータの回転速度を下げ
る場合に上記パルスを通過させる第2のゲート、上記第
1あるいは第2のゲートを通過したパルスを計数すると
ともに予め所定のデイジタルバイアス量が加えられてい
る可逆カウンタ、この可逆カウンタの計数値より上記デ
イジタルバイアス量を減算する減算回路、上記第1のゲ
ートがパルスを通過する場合において上記減算回路の出
力が第1の所定量になるとそれを検出して、上記第1の
ゲートを閉じさせる第1の検出回路、上記第2のゲート
がパルスを通過する場合において、上記減算回路の出力
が第2の所定量になると、それを検出して上記第2のゲ
ートを閉じさせる第2の検出回路、上記減算回路の出力
をアナログ量に変換するD/A変換回路、上記ミルモー
タの回転速度に相当する数量を設定する数量設定器、こ
の数量設定器で設定された上記数量を記憶するバツファ
メモリ、このバツファメモリにより記憶された上記数量
と上記減算回路の出力とを比較する比較回路、上記第1
のゲートと可逆カウンタ間および上記第2のゲートと可
逆カウンタ間にそれぞれ設けられ、上記比較回路により
比較した結果が上記減算回路の出力と上記数量と等しい
場合に上記比較回路の出力でゲートが閉じられる第3お
よび第4のゲートを備えてなるミルモータの速度設定装
置。
1 Pulse generator or voltage-frequency converter, a first gate through which the pulses obtained by the pulse generator or voltage-frequency converter are passed when increasing the rotation speed of the mill motor to be controlled, rotation of the mill motor a second gate through which the pulses pass when reducing the speed; a reversible counter that counts the pulses that have passed through the first or second gate and to which a predetermined digital bias amount is applied in advance; and a counter for this reversible counter. a subtraction circuit that subtracts the digital bias amount from the numerical value, and when the first gate passes a pulse, detects when the output of the subtraction circuit reaches a first predetermined amount, and closes the first gate; a first detection circuit that detects this and closes the second gate when the output of the subtraction circuit reaches a second predetermined amount when the second gate passes a pulse; a detection circuit, a D/A conversion circuit that converts the output of the subtraction circuit into an analog quantity, a quantity setter that sets a quantity corresponding to the rotational speed of the mill motor, and a buffer memory that stores the quantity set by the quantity setter. , a comparison circuit that compares the quantity stored in the buffer memory with the output of the subtraction circuit;
and between the second gate and the reversible counter, and when the result of comparison by the comparison circuit is equal to the output of the subtraction circuit and the quantity, the gate is closed by the output of the comparison circuit. A speed setting device for a mill motor, comprising third and fourth gates.
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