JPS58137182A - Controlling system of memory access - Google Patents

Controlling system of memory access

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Publication number
JPS58137182A
JPS58137182A JP1990282A JP1990282A JPS58137182A JP S58137182 A JPS58137182 A JP S58137182A JP 1990282 A JP1990282 A JP 1990282A JP 1990282 A JP1990282 A JP 1990282A JP S58137182 A JPS58137182 A JP S58137182A
Authority
JP
Japan
Prior art keywords
puncture
access request
register
circuit
access
Prior art date
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Pending
Application number
JP1990282A
Other languages
Japanese (ja)
Inventor
Tokunori Okuya
奥谷 徳典
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP1990282A priority Critical patent/JPS58137182A/en
Publication of JPS58137182A publication Critical patent/JPS58137182A/en
Pending legal-status Critical Current

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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/12Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

PURPOSE:To shorten the access time, by providing plural cascade receiving registers which can hold access request signals to optional storage banks. CONSTITUTION:Banks 201-204 can work in parallel to each other, and receiving registers 1-3 are connected in cascade so that they can hold access request signals to optional banks respectively. These access request signals are decoded by corresponding decoders 4-6, and a bank is selected out of those equal to a decided one by selecting circuits 7-10 on the basis of the prescribed priority. This selected bank undergoes an inspection through an inspecting circuit 11 for its propriety under operation. Then a bank is selected by a selecting circuit 12 among the banks which are not working on the basis of the prescribed priority, and a start command signal is applied to the selected bank. A strobe control circuit 13 produces setting signals which are applied to registers 1-3 on the basis of the start command signal and the access request signal.

Description

【発明の詳細な説明】 本発明はメモリアクセス制御方式に関する。[Detailed description of the invention] The present invention relates to a memory access control method.

特に、相互に並行して動作可能な複数個のパンクを有す
る記憶装置におけるメモリアクセス制御方式に関する。
In particular, the present invention relates to a memory access control method in a storage device having a plurality of punctures that can operate in parallel with each other.

記憶装置の動作速度と稼動率を向上させる丸めの方策の
一つとして、周知のように、多重バンク構成がある。こ
れは記憶装置を、相互に並行して動作可能な複数のモジ
エール(パンクという)で構成し、異なるパンクにはソ
同時に始動指令信号を出せるようにしたへのである。パ
ンクが並行してはソ同時に動作し九場合には、等価的に
記憶装置の動作速度を向上させることができる。また。
As is well known, a multi-bank configuration is one of the rounding measures to improve the operating speed and utilization rate of a storage device. This is because the storage device consists of multiple mosieres (called punctures) that can operate in parallel with each other, and a start command signal can be issued to different punctures at the same time. If the punctures operate simultaneously, the operating speed of the storage device can equivalently be improved. Also.

特定のパンクに故障が発生すると、そのパンクだけを取
p除いて記憶装置を再構成することにより、ひき続いて
記憶la置を使用することができる。
If a particular puncture fails, the storage space can be continued to be used by removing only that puncture and reconfiguring the storage device.

従来のこの禰の記憶装置におけるメモリアクセス制御方
式は、パンクのアクセス要求信号を保持する受付はレジ
スタと、該受付はレジスタが保持する前記パンp%アク
セス要求信号を解読してアクセス要求されたパンクを割
り出すデコーダと、該デコーダが割り出し九パンクは動
作中であるか否かを検査しかつ動作中でないことが判明
する−と前記割り出したパンクに始動指令信号を出力す
る検査回路と、該検査19]#が出力する前記始動指令
信号に応答して前記受付はレジスタへのセット信号を出
力するストローブ制御回路とを含んでいる。
In the conventional memory access control method in this storage device, the reception that holds the puncture access request signal is a register, and the reception decodes the puncture request signal held by the register and reads the puncture requested for access. a decoder for determining whether or not the puncture determined by the decoder is in operation, and a test circuit for outputting a start command signal to the determined puncture; ] # includes a strobe control circuit that outputs a set signal to the register in response to the start command signal outputted by #.

このような従来構成においては受付はレジスタが1つし
かなく、この受付はレジスタが受は付は九順番にしかア
クセス要求を処理できないため、動作中のバ/りへのア
クセス要求があってこのアクセス要求が受付はレジスタ
において待たされているときに、誼バ/り以外の動作中
でないノ(ンクへのアクセス要求があっても受付はレジ
スタに受は付けられず、アクセスタイムが長くなるとい
う欠点がある。
In such a conventional configuration, the reception has only one register, and this reception can process access requests only in 9-order order. When an access request is waiting in the register, even if there is an access request to a link that is not in operation other than the request server, the request will not be accepted in the register, and the access time will be longer. There are drawbacks.

本発明の目的はアクセスタイムを短罐するメモリアクセ
ス方式を提供することにある。
An object of the present invention is to provide a memory access method that shortens access time.

本発明の方式は相互に並行して動作可能な複数個のパン
クを有する記憶装置1において、各々が前記任意のパン
クへのアクセス要求信号を保持できる縦続接続された複
alllの受付はレジスタと、これら受付はレジスタが
保持する前記)(ンクへのアクセス要求信号を解読して
アクセス要求され九パンクを決定するための前記受付は
レジスタ対応のデコーダと、 これら各デコーダのそれぞれにより決定され九バンクと
同じパンクのうちから予め定められ九優先順位に基づい
て一つのパンクを選択する前記)(ンク個数と同数の第
1選択回路と、 これら第1選択回路が選択したパンクは動作中であるか
否かを検査する検査回路と、   □鍍検査回路におけ
る検査の結果により動作中でないことが判明し九パンク
のうちから予め定められた優先順位に基づいて一つのパ
ンクを選択しかつ該パンクに対する始動指令信号を出力
する第2選択回路と、 該第2選択回路が出力する前記始動指令信号および前記
各受付はレジスタが保持する前記アクセス要求信号に応
答して前記受付はレジスタへのセット信号を生成するス
トローブ制御回路とを設けたことを特徴とする。
The method of the present invention is that in a storage device 1 having a plurality of punctures that can operate in parallel with each other, a plurality of cascade-connected reception registers, each of which can hold an access request signal to any of the punctures, is provided with registers; These receptions are held by registers and are determined by decoders corresponding to registers and by each of these decoders. selecting one puncture from among the same punctures based on a predetermined priority order (the same number of first selection circuits as the number of punctures); and whether or not the punctures selected by these first selection circuits are in operation. □A test circuit for inspecting whether the puncture is in operation or not, and selecting one puncture from among the nine punctures based on a predetermined priority order that is found not to be in operation according to the results of the inspection in the puncture inspection circuit, and issuing a start command for the puncture. a second selection circuit that outputs a signal; and in response to the start command signal outputted by the second selection circuit and the access request signal held in a register of each reception, the reception generates a set signal to the register. A strobe control circuit is provided.

次に本発明について図面を参照して詳細に説明・すゐ・ 第1図は本発明の一実施例を示すブロック図である。Next, the present invention will be explained in detail with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the present invention.

本実施例は3個の受付はレジスタ1,2.3と、3債の
デコーダ4,5.6と、441fの第1選択回路?、8
,9.10と、検査回路11と、第2遇択回路12と、
ストローブ制御回路13と、ビジー制御回路14と、タ
イ建ング制偶回路15と、    −中央処理装置11
i100とh111tvパンク201,202゜203
.204とで構成されている。
In this embodiment, the three reception registers are registers 1 and 2.3, three decoders 4 and 5.6, and the first selection circuit 441f. , 8
, 9.10, a test circuit 11, a second selection circuit 12,
strobe control circuit 13, busy control circuit 14, tie-setting control circuit 15, - central processing unit 11
i100 and h111tv punk 201, 202゜203
.. 204.

中央処理装置100は受付はレジスタ対応対してパンク
201〜204のうちのいずれか1つを動作させるため
のアクセス要求信号を出力して、このアクセス要求信号
が指定するパンクを動作させようとする0バンク201
〜204の動作はそれぞれ4T(Tは基本時間)の時間
を賛するが、中央処理値11100はT間隔でアクセス
要求信号を出力することができる。したがって、等傭的
には4個のバ/り201〜204が塗付して動作するこ
とが可能である。
For reception, the central processing unit 100 outputs an access request signal for operating one of the punctures 201 to 204 to the corresponding register, and attempts to operate the puncture specified by this access request signal. bank 201
Although the operations 204 to 204 each take a time of 4T (T is the basic time), the central processing value 11100 can output an access request signal at intervals of T. Therefore, it is possible to apply and operate the four bars 201 to 204 equally.

各受付はレジスタ1〜3はストローブ制御回路13から
のセット信号t31,132,133の有無に応答して
それぞれの入力信号を受は付けるか否か會決定する。各
受付はレジスタ1〜3の保持内容はそれぞれデコーダ4
〜6において解読され、その結果として割り出されたパ
ンク番号に応じてJIEI選択回路7〜lOのうちのい
ずれか1つにデコーダ出力(実体はアクセス要求信号)
を出力する。
For each reception, registers 1 to 3 decide whether to accept the respective input signal in response to the presence or absence of set signals t31, 132, and 133 from the strobe control circuit 13. For each reception, the contents held in registers 1 to 3 are sent to the decoder 4.
Decoder output (actually an access request signal) to any one of JIEI selection circuits 7 to 1O according to the puncture number decoded in ~6 and determined as a result.
Output.

Il1選択回路7〜lOそれぞれはパンク201〜2G
4に対ろしており、上記のようにして最大3個のデコー
ダ出力を入力させることができる。
Il1 selection circuits 7 to 1O are punctures 201 to 2G, respectively.
4, and up to three decoder outputs can be input as described above.

これら最大3個のデコーダ出力は先入れ先出し法にし九
がって選択され、検査回路11に出力されるようになっ
ている。
These maximum three decoder outputs are selected on a first-in, first-out basis and output to the test circuit 11.

検査回路11は第1選択回路7〜lOから出力される最
大41mの第1選択回路出カフ′〜10’それぞれを、
対応するビジー制御回路14からの最大4個のビジー信
号141,142,143,144と照合することによ
プ、アクセス要求されているパンクが動作中であるか否
かを検査する。検査の結果により、アクセス要求されて
おプかつ動作中でないパンクに対する第1選択回路出力
だけを検査回路出力として第2選択回路12に出力する
The inspection circuit 11 inspects each of the first selection circuit output cuffs' to 10' of maximum length of 41 m output from the first selection circuits 7 to 1O.
By comparing with up to four busy signals 141, 142, 143, and 144 from the corresponding busy control circuit 14, it is checked whether the puncture to which access is requested is in operation. Based on the result of the test, only the first selection circuit output for a puncture that is open and not in operation for which access has been requested is outputted to the second selection circuit 12 as a test circuit output.

第2選択回路12は検査回路11から入力される最大4
11の検査回路出力111−114を先人れ先出し法に
したがりて選択し、当該パンクに対する始動指令信号1
2’を出力する。この始動指令信号12’はストローブ
制御回路13、ビジー制御回路14およびタイ(ング制
御回路15に送付される。
The second selection circuit 12 receives up to four inputs from the inspection circuit 11.
No. 11 test circuit outputs 111-114 are selected according to the first-first-out method, and the starting command signal 1 for the puncture is selected.
Outputs 2'. This starting command signal 12' is sent to a strobe control circuit 13, a busy control circuit 14, and a tying control circuit 15.

ストローブ制御回路13は、始−指令信号12’と各受
付はレジスタ1〜3が保持するアクセス要求信号とに応
答して各受付はレジスタ1〜3に対するセット信号13
1〜133を生成して出力するが、その生成論理は次の
とおりである。
The strobe control circuit 13 responds to a start command signal 12' and an access request signal held in registers 1 to 3 for each reception, and sends a set signal 13 to registers 1 to 3 for each reception.
1 to 133 are generated and output, and the generation logic is as follows.

受付はレジスタlに対しては、受付はレジスタlが空で
あるときか、または受付はレジスタlが保持するアクセ
ス要求信号が指定しているパンクに対して始動指令信号
12/が出力され九ときか、または受付はレジスタ2に
対してセット信号132が出力されたとき、セット信号
131を出力する。
The reception starts when register l is empty, or when the start command signal 12/ is output in response to a puncture specified by the access request signal held in register l. Alternatively, when the set signal 132 is output to the register 2, the reception unit outputs the set signal 131.

受付はレジスタ2に対しては、受付はレジスタlが保持
しているアクセス要求信号が指定しているパンクに対し
て始動指令信号12’が出力されなかったときか、また
は受付はレジスタ2が保持しているアクセス要求信号が
指定しているパンクに対して始動指令信号12’が出力
されたとき、セット信号132を出力する。
For register 2, reception is performed when start command signal 12' is not output for a puncture specified by the access request signal held in register l, or reception is held in register 2. When the start command signal 12' is output for the puncture specified by the current access request signal, the set signal 132 is output.

受付はレジスタ3に対しては、受付はレジスタ五と2が
アクセス要求信号を保持してお9かつこのいずれのアク
セス要求信号に対応する始動指令信号12’も出力され
なかったときか、ま九は受付はレジスタ3がアクセス要
求信号を保持しておpかつ該アクセス要求信号に対応す
る始動指令信号12’が出力されたと11.セット信号
133を出力する。
For register 3, reception is performed when registers 5 and 2 hold access request signals and no start command signal 12' corresponding to any of these access request signals is output. 11. The reception is performed when the register 3 holds the access request signal and the start command signal 12' corresponding to the access request signal is output. A set signal 133 is output.

ビジー制御回路14は、始動指令信号12’が出力され
九バンクはそれ以後3Tの間は動作中t(ビジー)であ
る旨の信号141〜144を検査回路11に出力する。
The busy control circuit 14 outputs signals 141 to 144 to the test circuit 11 indicating that the 9th bank is in operation t (busy) for 3T after the start command signal 12' is outputted.

タイ電ング制御回路15は始動指令信号12’に応答し
て、対応するパンクに対してメモリ動作に必要な各種の
信号を発生して出力する。
In response to the start command signal 12', the tie control circuit 15 generates and outputs various signals necessary for memory operation in response to a corresponding puncture.

第2図は本実施例の動作をより具体的に明示するための
タインフグ図であり、中央処理装置1100がパンク2
01,201,201,202,203の願にそれぞれ
のパンクにアクセス要求信号IA。
FIG. 2 is a diagram showing the operation of this embodiment more specifically, in which the central processing unit 1100
01, 201, 201, 202, and 203, the access request signal IA is sent to each puncture request.

I B = lCt zA * 3 Aを出力したとき
の要所の波形を示している@ タイiングt3〜t3とタイξングt4〜t=の間にお
いて、それぞれflE1選択回路7と第2選択回路12
はそれぞれ2個の入力、すなわちデコーダ出力41.5
1と検査回路出力111,113を受けとるが、いずれ
も先入れ先出し法により、それぞれデコーダ出力51と
検査回路出力illを受は付けている。
I B = lCt zA * 3 Showing important waveforms when A is output @ Between the timing t3 to t3 and the timing ξ t4 to t=, the flE1 selection circuit 7 and the second selection circuit respectively 12
are each two inputs, i.e. the decoder output 41.5
1 and test circuit outputs 111 and 113, but each receives a decoder output 51 and a test circuit output ill, respectively, using a first-in, first-out method.

2個目と3個目のアクセス要求信号1aとICは1個目
のアクセス要求信号IAと同じパンク〆201を指定し
ているため、それぞれアクセス要求信号IAとIBに基
づくパンク201の動作中は、検査回路11から出力さ
れない。この結果により、それぞれパンク202と20
3に対応する411目のアクセス要求信号2人と5個目
のアクセス要求信号3人とに基づくメモリ動作が、それ
ぞれ2個目のアクセス要求信号IBと3鯛目のアクセス
要求信号1cに先行して実行されていることがわかる。
Since the second and third access request signals 1a and IC specify the same puncture 201 as the first access request signal IA, during the operation of the puncture 201 based on the access request signals IA and IB, respectively, , is not output from the inspection circuit 11. With this result, the punctures were 202 and 20, respectively.
The memory operation based on the two 411th access request signals and the three fifth access request signals corresponding to No. 3 precedes the second access request signal IB and the third access request signal 1c, respectively. You can see that it is being executed.

なお、本実施例においては第1選択回路7〜lOと第2
選択回路12はともに先入れ先出し法により、入力を選
択して出力しているが1本発明はこれK11l定される
ものではなく、予め優先順位を定めておくことにより、
その順位に基づいて入力を逃場するようにしてもよい。
In addition, in this embodiment, the first selection circuits 7 to 1O and the second selection circuits
The selection circuit 12 selects and outputs inputs using a first-in, first-out method; however, in the present invention, this is not determined, but by determining the priority order in advance,
The input may be rejected based on the ranking.

本発明によれば、アクセス要求を着順に実行に移す代り
に、以上のような構成の採用により、動作中のパンクと
同じパンクへのアクセス要求が保留されている間に、他
の動作中でないパンクへのアクセス要求が発生すると咳
アクセス要求を保留中のアクセス要求に先行して実行す
ることができるため、等価的なアクセスタイムを短縮で
きるようになろ。
According to the present invention, instead of executing access requests in order of arrival, by employing the above configuration, while an access request to the same puncture as an active puncture is pending, access requests are executed in order of arrival. When an access request to a puncture occurs, the access request can be executed in advance of the pending access request, so that the equivalent access time can be shortened.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例を示す図シよび第2図は本実
施例を説明するための図である。 図において、1,2.3・・・・・・受付はレジスタ、
4.5.6・・・・・・デコーダ、7,8,9.10・
・・・・・第1選択回路、11・・・・・・検査回路、
12・・・・・・第2選択回路、13・・・・・・スト
ローブ制御回路、14・・・・・・ビジー制御回路、1
5・・・・・・タインング制御回路、100・・・・・
・中央処理装置、201,202,203゜204・・
・・・・パンク 1 /、 2 /、 @ /・・・・
・・受付はレジスタ出力s  41,42,43,5t
、53.6t・・・・・・デコーダ出力、7’、8’、
9’、IO’・・・・・・第1選択回路出カー 111
.112,113,114・・・・・・検査回路出力、
12′・・・・・・始動指令信号、131,132゜1
33・・・・・・セット信号、141,142,143
゜144・・・・・・ビジー信号、201’ 、202
’ 、203’・・・・・・パンク動作波形、T・・・
・・・基本時間。 、′−〜・
FIG. 1 is a diagram showing one embodiment of the present invention, and FIG. 2 is a diagram for explaining the present embodiment. In the figure, 1, 2, 3...Reception is at the register,
4.5.6... Decoder, 7, 8, 9.10.
...First selection circuit, 11...Test circuit,
12... Second selection circuit, 13... Strobe control circuit, 14... Busy control circuit, 1
5...Tinging control circuit, 100...
・Central processing unit, 201, 202, 203° 204...
...Punk 1 /, 2 /, @ / ...
・Reception is register output s 41, 42, 43, 5t
, 53.6t...Decoder output, 7', 8',
9', IO'...First selection circuit output car 111
.. 112, 113, 114...Test circuit output,
12'...Start command signal, 131, 132°1
33...Set signal, 141, 142, 143
゜144...Busy signal, 201', 202
', 203'...Puncture operation waveform, T...
...Basic time. ,′−〜・

Claims (1)

【特許請求の範囲】 相互に並行して動作可能な複数個のパンクを有する記憶
装置において、各々が前記任意のパンクへのアクセス要
求信号を保持できかつ縦続接続され九複数個の受付はレ
ジスタと、 これら受付はレジスタが保持する前記パンクへのアクセ
ス要求信号を解読してアクセス要求されたパンクを決定
するための前記受付はレジスタ対応のデコーダと、 これら各デプーダのそれぞれにより決定されたパンクと
同じパンクのうちから予め定められた優先順位に基づい
て一つのパンクを選択する前記バンク個数と同数の第1
選択回路と、 これら第1選択回路が選択したパンクは動作中であるか
否かを検査する検査回路と。 優先順位に基づいて一つのパンクを選択しかつ該パンク
に対する始動指令信号を出力する第2選択回路と、 該第2選択回路が出力する前記始動指令信号および前記
各受付はレジスタが保持する前記アクセス要求信号に応
答して前記各受付はレジスタへのセット信号を生成する
ストローブ制御回路とを設けたことを%黴とするメモリ
アクセス制御方式。
[Scope of Claims] A storage device having a plurality of punctures that can operate in parallel with each other, each of which can hold an access request signal to the arbitrary puncture, and is connected in cascade, and the nine receptions are registers. , These receptions decode the access request signal for the puncture held by the register to determine the puncture for which access is requested. The number of first banks equal to the number of banks for selecting one puncture from among the punctures based on a predetermined priority order.
a selection circuit; and a test circuit for testing whether the punctures selected by these first selection circuits are in operation. a second selection circuit that selects one puncture based on priority and outputs a start command signal for the puncture; and the start command signal outputted by the second selection circuit and each reception are stored in the access register held by the register. The memory access control method is characterized in that each reception is provided with a strobe control circuit that generates a set signal to the register in response to a request signal.
JP1990282A 1982-02-10 1982-02-10 Controlling system of memory access Pending JPS58137182A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03263242A (en) * 1990-03-14 1991-11-22 Nec Corp Data processor

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* Cited by examiner, † Cited by third party
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