JPS58129722U - フエ−デイング回路 - Google Patents

フエ−デイング回路

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JPS58129722U
JPS58129722U JP1256882U JP1256882U JPS58129722U JP S58129722 U JPS58129722 U JP S58129722U JP 1256882 U JP1256882 U JP 1256882U JP 1256882 U JP1256882 U JP 1256882U JP S58129722 U JPS58129722 U JP S58129722U
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JP
Japan
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variable resistance
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voltage divider
resistance state
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JP1256882U
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Inventor
隆一 福田
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日本コロムビア株式会社
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Publication date
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  • Control Of Amplification And Gain Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図及び第2図はそれぞれ本考案の一実施例を示す回
路図である。 図中、2及び5は可変抵抗素子、6は増幅器、8はスイ
ッチである。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第1の可変抵抗素子を含む第1の分圧回路と、第2の可
    変抵抗素子を含む第2の分圧回路と、上記第1の分圧回
    路を介して増幅器に入力信号を印加する手段と、上記第
    2の分圧回路を介して上記増幅器の出力信号を上記増幅
    器に負帰還する手段と、上記第2の可変抵抗素子を低抵
    抗状態に保つ手段と、上記第1の可変抵抗素子を低抵抗
    状態に保つ第1のバイアス電圧発生手段と、高抵抗状態
    −に保つ第2のバイアス電圧発生手段と、上記第1又は
    第2のバイアス電圧のいずれかを選択して積分回路を介
    して上記第1の可変抵抗素子に供給することにより、上
    記第1の可変抵抗素子の抵抗値を除々に低抵抗状態又は
    高抵抗状態に変化させる手段とを有することを特徴とす
    るフェーディング回路。
JP1256882U 1982-02-02 1982-02-02 フエ−デイング回路 Granted JPS58129722U (ja)

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JPS58129722U true JPS58129722U (ja) 1983-09-02
JPH0132415Y2 JPH0132415Y2 (ja) 1989-10-04

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ID=30025132

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