JPS58129559A - デバツガ - Google Patents
デバツガInfo
- Publication number
- JPS58129559A JPS58129559A JP57011413A JP1141382A JPS58129559A JP S58129559 A JPS58129559 A JP S58129559A JP 57011413 A JP57011413 A JP 57011413A JP 1141382 A JP1141382 A JP 1141382A JP S58129559 A JPS58129559 A JP S58129559A
- Authority
- JP
- Japan
- Prior art keywords
- program
- debugger
- debug
- serial
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプロセッサを使用する機−のデバッグ
装置、さらに詳しく云えば移動通信分野のように小形、
薄形が要求され、屋外という厳しい環境で使用される機
器であって、実際に使用されているフィールドでの問題
解析が会費とされる機器Ｏ解析、さらに拡機器の製造工
種上で発生する不良原因の能率的な鱗決等に適し九デバ
ッガに関する。
装置、さらに詳しく云えば移動通信分野のように小形、
薄形が要求され、屋外という厳しい環境で使用される機
器であって、実際に使用されているフィールドでの問題
解析が会費とされる機器Ｏ解析、さらに拡機器の製造工
種上で発生する不良原因の能率的な鱗決等に適し九デバ
ッガに関する。
、 マイクロプロセッサ使用機器ではそのデバッグ、
トラブルシュートおよび操守のために目的とすｂプログ
ラムの中にデバッガ機能を持たせゐことが考えられてい
る。
トラブルシュートおよび操守のために目的とすｂプログ
ラムの中にデバッガ機能を持たせゐことが考えられてい
る。
従来は比較的規模の大きなシステムでは様々な方法が提
案されているが、ワンチップのプロセッサ１度のシステ
ムで適用されゐことはまれであった。
案されているが、ワンチップのプロセッサ１度のシステ
ムで適用されゐことはまれであった。
ξれはプログラムが小容量であＬ実現され為機能が単純
でプｗ−にツサシステムＯ入出力信勺をチェックす為ヒ
とでプログラムのデバッグをすみことが可能であつ九か
らであ為。
でプｗ−にツサシステムＯ入出力信勺をチェックす為ヒ
とでプログラムのデバッグをすみことが可能であつ九か
らであ為。
しかも−最近は技術進歩によ）マイクロブ四セツナＯ高
性能化、高集積化が進み、ハード的には小規模であ夛な
がら処理能力は増大してきてい暴ため、デバッグが複雑
化してきているＯｆえ、処理のソフト化が進むにっれ、
外部信号に表われない地理内容が多くなっているため、
この部分のデバッグ社外部信号から全く推測で自なくな
りつつわゐ。
性能化、高集積化が進み、ハード的には小規模であ夛な
がら処理能力は増大してきてい暴ため、デバッグが複雑
化してきているＯｆえ、処理のソフト化が進むにっれ、
外部信号に表われない地理内容が多くなっているため、
この部分のデバッグ社外部信号から全く推測で自なくな
りつつわゐ。
従来、小規模システムのデバッグとしては使用するマイ
クロプロセッサの種類別にアナライザと呼ばれるデバッ
グ装置が用意されている。
クロプロセッサの種類別にアナライザと呼ばれるデバッ
グ装置が用意されている。
件を設、計当初から考慮しておくことが必要であった。
そのためにフィールドでのデバッガには不向きであシ
、また１プログラム設計者レベルの熟練者しか扱えない
も〇であった。
、また１プログラム設計者レベルの熟練者しか扱えない
も〇であった。
一方、汎用のマイクロプロセッサを使用する場合社上配
のアナライザを使用すゐことも可能であゐが、さらに小
規模のワンチップマイクロプロセッサでは評価用ボード
が提供されているのみで機器に組み込まれてのソフトデ
バッグは非常に困難なものであった。
のアナライザを使用すゐことも可能であゐが、さらに小
規模のワンチップマイクロプロセッサでは評価用ボード
が提供されているのみで機器に組み込まれてのソフトデ
バッグは非常に困難なものであった。
本発明の目的は、ワンチップのマイクロプロセッサに装
備されはじめたマルチプロセッサシステム用のシリアル
Ｉ１０を使って目的とする機器内部のＲＡＭエリアにデ
バッグ用プログラムを転送して実行することにより、ハ
ードおよびソフトの両面において負担が少なく、オたマ
イク−プロセッサを目的とする機器からとシはずすこと
も必要ないため、目的とする機器を実際に運用する状態
でのデバッグが可能なデバッガを提供す、＆ことにあゐ
。
備されはじめたマルチプロセッサシステム用のシリアル
Ｉ１０を使って目的とする機器内部のＲＡＭエリアにデ
バッグ用プログラムを転送して実行することにより、ハ
ードおよびソフトの両面において負担が少なく、オたマ
イク−プロセッサを目的とする機器からとシはずすこと
も必要ないため、目的とする機器を実際に運用する状態
でのデバッグが可能なデバッガを提供す、＆ことにあゐ
。
前記目的を達成す為ために、本発明によゐデバッガは目
的とすみプログラムを格納す為ためＯメ篭りと、前記目
的とすゐプ胃グツ＾Ｏ実行時に使用するエリアとデバッ
グブーグラムを格納する九めのエリアを有するＲＡＭと
１シシアルＩ１０内蔵のワンチップマイタープロセッサ
ト、前記ワンチップマイタロブ−１ツナのシリアルＩ１
０を利用したデバッガ制御線と、デノ（ラダのためＯデ
ータ等を入力するためのキースイッチ、前記マイクロプ
ロセッサとシリアルデータ０送受信を行なうデータ送受
信囲路および受信結果等を表示するための表示回路を有
するデバッガ操作部と、前記デバッガ制御線とデＩ（ツ
ガ操作部とのインタフェース回路とを含み、前記−的と
するプロ、グラムの一部に、デバッガプログラムを前記
ＲＡＭエリアに転送し、これを実行す為丸めのプログラ
ムを挿入しておき、前記デ・９ツガ制御−を介して前記
デバッガ操作部よりマイタロブ賞セツ量に外部信号を送
出し、マイクロプロセッサに前記目的とするプログラム
の実行を一時中断させ１前記デＩ（ツガ操作部からデバ
ッガプログラムを転送し、これを実行させさらに前記デ
バッグプログラム実行中、マイクロプロセッサとデパツ
Ｗ操作部との通信を可能なように構成しである口 前記構成によれば１ハード、ソット薗での負担が少ない
状態で、実ｓｅａ用状況下で目的とするプログラムのデ
バッグができ、本発明の目的を完全に達成することがで
きる。
的とすみプログラムを格納す為ためＯメ篭りと、前記目
的とすゐプ胃グツ＾Ｏ実行時に使用するエリアとデバッ
グブーグラムを格納する九めのエリアを有するＲＡＭと
１シシアルＩ１０内蔵のワンチップマイタープロセッサ
ト、前記ワンチップマイタロブ−１ツナのシリアルＩ１
０を利用したデバッガ制御線と、デノ（ラダのためＯデ
ータ等を入力するためのキースイッチ、前記マイクロプ
ロセッサとシリアルデータ０送受信を行なうデータ送受
信囲路および受信結果等を表示するための表示回路を有
するデバッガ操作部と、前記デバッガ制御線とデＩ（ツ
ガ操作部とのインタフェース回路とを含み、前記−的と
するプロ、グラムの一部に、デバッガプログラムを前記
ＲＡＭエリアに転送し、これを実行す為丸めのプログラ
ムを挿入しておき、前記デ・９ツガ制御−を介して前記
デバッガ操作部よりマイタロブ賞セツ量に外部信号を送
出し、マイクロプロセッサに前記目的とするプログラム
の実行を一時中断させ１前記デＩ（ツガ操作部からデバ
ッガプログラムを転送し、これを実行させさらに前記デ
バッグプログラム実行中、マイクロプロセッサとデパツ
Ｗ操作部との通信を可能なように構成しである口 前記構成によれば１ハード、ソット薗での負担が少ない
状態で、実ｓｅａ用状況下で目的とするプログラムのデ
バッグができ、本発明の目的を完全に達成することがで
きる。
以下、図面を参照して本発明をさらに詳しく説明する〇
第１図線本発明によるデバッガの一実施例を示ｔａ路ブ
ロック図でおる。
ロック図でおる。
図において、１は目的とする機器であ夛、内部には本発
明に関する部分としてメモリ部３、内部ｉａＡＭ４、シ
リアルＩ１０付のマイクロプロセッサ５、デバッガ制御
１８６、インタフェース回路７を備えている。 メ篭り
ｇｇには目的とすゐプログラムの他に、内部ＲＡＭ ４
にデパツガ制御線６の一部であるシリアルＩ１０線を通
して外部よ〉デバッグ用プログラムを転送し、転送後奥
行す石プログラムが格納される。
明に関する部分としてメモリ部３、内部ｉａＡＭ４、シ
リアルＩ１０付のマイクロプロセッサ５、デバッガ制御
１８６、インタフェース回路７を備えている。 メ篭り
ｇｇには目的とすゐプログラムの他に、内部ＲＡＭ ４
にデパツガ制御線６の一部であるシリアルＩ１０線を通
して外部よ〉デバッグ用プログラムを転送し、転送後奥
行す石プログラムが格納される。
デバッグ用プログツムの中ＫａデパツＷ制御線６を使っ
て外部と通信を行なうサブルーチンが入っているので外
部からデバッグに必要な任意の動作を！イ＃−プロ竜ツ
ｆｍＫ行なわせゐことかで自る。 内部ＲＡＭ ４は目
的とするブーグラム処理に使用するＲＡＭエリアの外に
上記のデバッグ用プログラムを格納す、１．ＲＡＭエリ
アを必要とするが、その容量が目的とするシヌテムにハ
ード的増加を招くことは比較的少ない。
て外部と通信を行なうサブルーチンが入っているので外
部からデバッグに必要な任意の動作を！イ＃−プロ竜ツ
ｆｍＫ行なわせゐことかで自る。 内部ＲＡＭ ４は目
的とするブーグラム処理に使用するＲＡＭエリアの外に
上記のデバッグ用プログラムを格納す、１．ＲＡＭエリ
アを必要とするが、その容量が目的とするシヌテムにハ
ード的増加を招くことは比較的少ない。
最近の技術進歩によ）１つのチップ内に内′ｌＩＮ、す
れるＲＡＭ０容量が増大する一方であゐし、ＲＡＭエリ
アにデバッグ用プログラムの全部を格納すあのではなく
、必要とするデバッグプログラムのみをその都度転送し
奥行することＫより内部ＲＡＭ ４のデパツダプｐグラ
ム格納エリアを小さく押えてい為。 マイクロプロセラ
ｆ′５はシリアルＩ１０を内蔵しているもので、このシ
リアルＩ１０での信号の送受信はソフト命令で簡単に行
なえるものである。 デバッガ制御線６はマイクロプロ
セッサ５からのシリアルエ１０およびマイクロプロセッ
サ５が目的とするプログラム実行時にこれを中断してデ
バッグプログラムを実行するための外部トリガ信号と、
マイクロプロセッサＳのシリアルｌ１０１介して外部と
通信を行なう丸めの過信制御線から構成される信号線で
ある。
れるＲＡＭ０容量が増大する一方であゐし、ＲＡＭエリ
アにデバッグ用プログラムの全部を格納すあのではなく
、必要とするデバッグプログラムのみをその都度転送し
奥行することＫより内部ＲＡＭ ４のデパツダプｐグラ
ム格納エリアを小さく押えてい為。 マイクロプロセラ
ｆ′５はシリアルＩ１０を内蔵しているもので、このシ
リアルＩ１０での信号の送受信はソフト命令で簡単に行
なえるものである。 デバッガ制御線６はマイクロプロ
セッサ５からのシリアルエ１０およびマイクロプロセッ
サ５が目的とするプログラム実行時にこれを中断してデ
バッグプログラムを実行するための外部トリガ信号と、
マイクロプロセッサＳのシリアルｌ１０１介して外部と
通信を行なう丸めの過信制御線から構成される信号線で
ある。
インタフェース回路７およびとれと接続されたインタフ
ェース回路８は、デバッガ制御線６と外部回路であるデ
バッガ操作部２とのインタフェースをとる回路であり、
コネクタおよび機器１の内部回路を保膜するためのバッ
ファ等よシ構成畜れている。 デバッガ操作部意はマイ
クロプロセッサ５に対してデバッグをするために種々の
操作をするためＯ装置部であり、情報等を入力するため
のキースイッチ、マイクロプロセッサとシリアルデータ
の送受信するための回路および入力情報や出力情報を表
示するための表示図ＩＩ勢を有している。
ェース回路８は、デバッガ制御線６と外部回路であるデ
バッガ操作部２とのインタフェースをとる回路であり、
コネクタおよび機器１の内部回路を保膜するためのバッ
ファ等よシ構成畜れている。 デバッガ操作部意はマイ
クロプロセッサ５に対してデバッグをするために種々の
操作をするためＯ装置部であり、情報等を入力するため
のキースイッチ、マイクロプロセッサとシリアルデータ
の送受信するための回路および入力情報や出力情報を表
示するための表示図ＩＩ勢を有している。
次に、第２．３図を用いてデバッグ動作の説明を行なう
。 館２図はマイクロプロセッサ５がデバッガ操作部２
によシ信号を受信する場合のデバッガ制御線の各信号線
のタイムチャートである。 図にかいて、Ｓ工はシリ
アルデータ入力線、８０には８Ｉのデータの受信サンプ
リングタイムを示す同期クロック入力線、ＲＤＹはＳＩ
信号の受信準備完了を示す制御用出力線、ＭＲＱは目的
とするプログラム実行を中断してデバッグプログラムを
奥行させる外部トリガ信号線の各信号を示している。
まず、デバッガ操作部２よりトリガ信号が送出されて、
ＭＲＱがハイレベルからローレベルにされるト、マイク
ロプロセッサ５はこれを検出してシリアルＩ１０の受信
モードにカリ、ＲＤＹをハイレベルからローレベルに切
換えて受信準備完了になったととをデバッガ操作部２に
知らせる・デバッガ操作部２はこれを検出すると８Ｉに
データ、８ＣＫＫ同期クロックを出力する。
。 館２図はマイクロプロセッサ５がデバッガ操作部２
によシ信号を受信する場合のデバッガ制御線の各信号線
のタイムチャートである。 図にかいて、Ｓ工はシリ
アルデータ入力線、８０には８Ｉのデータの受信サンプ
リングタイムを示す同期クロック入力線、ＲＤＹはＳＩ
信号の受信準備完了を示す制御用出力線、ＭＲＱは目的
とするプログラム実行を中断してデバッグプログラムを
奥行させる外部トリガ信号線の各信号を示している。
まず、デバッガ操作部２よりトリガ信号が送出されて、
ＭＲＱがハイレベルからローレベルにされるト、マイク
ロプロセッサ５はこれを検出してシリアルＩ１０の受信
モードにカリ、ＲＤＹをハイレベルからローレベルに切
換えて受信準備完了になったととをデバッガ操作部２に
知らせる・デバッガ操作部２はこれを検出すると８Ｉに
データ、８ＣＫＫ同期クロックを出力する。
マイクロプロセッサ５は８Ｉのデータを８ビツト受信す
るとＲＤＹにハイレベルを出力し、１フレームのデータ
が受信終了し九ことをデバッガ操作部２に知らせ、受信
した１フレームのデータを解析しデバッグの処理を行な
う。
るとＲＤＹにハイレベルを出力し、１フレームのデータ
が受信終了し九ことをデバッガ操作部２に知らせ、受信
した１フレームのデータを解析しデバッグの処理を行な
う。
この処理で次にデータの受信を必要とする場合は、再び
ＲＤＹにローレベルを出力してデータの受信を行なう。
ＲＤＹにローレベルを出力してデータの受信を行なう。
第３図はマイクロプロセッサ器よシデパツガ操作部２に
データを送信する場合のタイムチャートである。
データを送信する場合のタイムチャートである。
図において、８ＣＫ、ＲＤＹ、ＭＲＱは第２図の信号線
と同じもので６６、ｓｏはシリアルｌ１００シリアルデ
ータ出力線を示している。
と同じもので６６、ｓｏはシリアルｌ１００シリアルデ
ータ出力線を示している。
データを送出するときは、マイクロプロセッサｓはＲＤ
Ｙを１１にハイレベルにしている◎゛そして、ＭＲ，Ｑ
はデバッグモードでマイタロプロセッサを動作させるた
めにデバッガ操作部２によジローレベルにされている。
Ｙを１１にハイレベルにしている◎゛そして、ＭＲ，Ｑ
はデバッグモードでマイタロプロセッサを動作させるた
めにデバッガ操作部２によジローレベルにされている。
マイクロプロセッサ５はデバッグプログラム奥行中にそ
の中で外部にデータを送信するときには％ ＲＤＹをハ
イレベルにして８０に出力データ、８０ＫＫ同期りｐツ
タを出力する。
の中で外部にデータを送信するときには％ ＲＤＹをハ
イレベルにして８０に出力データ、８０ＫＫ同期りｐツ
タを出力する。
デバッガ操作郁雪はＲＤＹがハイレベルのとき杜、常に
データの受信動作をし、ＳＣＫは入力信号として扱うよ
うにすゐ。 マイクロプロセラ？Ｓから８０に出力され
為データ社８ビットを１フレームとして扱い、ＳＣＫの
同期夕ｐツタは８個送出されｈＯでデバッガ操作ｓ２は
ＳＣＫの夕四ツクを８個カウントするととによシデータ
を１７レーム受信し九ことを検出する。
データの受信動作をし、ＳＣＫは入力信号として扱うよ
うにすゐ。 マイクロプロセラ？Ｓから８０に出力され
為データ社８ビットを１フレームとして扱い、ＳＣＫの
同期夕ｐツタは８個送出されｈＯでデバッガ操作ｓ２は
ＳＣＫの夕四ツクを８個カウントするととによシデータ
を１７レーム受信し九ことを検出する。
このようＫして、デバッガ制御線を通してデパツＷ操作
部鵞とマイクロプロセッサのデータの送受が行なわれゐ
。
部鵞とマイクロプロセッサのデータの送受が行なわれゐ
。
以上詳しく説明したように、本発明によれば！イクープ
ロセッサのシリアルＩ１０を利用しマイクロプロセッサ
を取りはずすことなく、目的とすゐ機器を実際使用され
るのと全く同じ状態で動作させながらデバッグを可能に
するので、目的とする横置に与えるハード的、ソフト的
負荷を極力少なくシ、プログラムデバッグおよび機器の
トラブルシュートにその効果を発揮する。
ロセッサのシリアルＩ１０を利用しマイクロプロセッサ
を取りはずすことなく、目的とすゐ機器を実際使用され
るのと全く同じ状態で動作させながらデバッグを可能に
するので、目的とする横置に与えるハード的、ソフト的
負荷を極力少なくシ、プログラムデバッグおよび機器の
トラブルシュートにその効果を発揮する。
第１図は本発明によるデバッガの一実施例を部分的に示
した回路ブロック図、第２図はデータ受信時の各信号線
のタイムチャート、第３図社データ送信時の各信号線の
タイムチャートである。 １−・目的とする機器内部 ２・・・デバッガ操作部 ３・・・メモリ部４・・・内
部ＲＡＭ ト・・シリアルＩ１０付きマイクロプロセッサ６・・・
デバッガ制御線 ７・・・機器内部インタフェース回路 ８・・・機器外部接続インタフェース回路特許出願人
日本電気株式会社
した回路ブロック図、第２図はデータ受信時の各信号線
のタイムチャート、第３図社データ送信時の各信号線の
タイムチャートである。 １−・目的とする機器内部 ２・・・デバッガ操作部 ３・・・メモリ部４・・・内
部ＲＡＭ ト・・シリアルＩ１０付きマイクロプロセッサ６・・・
デバッガ制御線 ７・・・機器内部インタフェース回路 ８・・・機器外部接続インタフェース回路特許出願人
日本電気株式会社
Claims (1)
- 目的とするプログラムを格納する丸めのメモリと、前記
目的とすゐプログラムの実行時に使用するエリアとデバ
ッグプログラムを格納すゐ九めＯエリアを有するＲＡＭ
と、シリアルＩ１０内蔵のワンチップマイタ田プロセッ
サと、前記ワンチップマイタ田プロセッサのシリアルＩ
１０を利用し九デバッガ制御線とデバッグのためのデー
タ等を入力すゐためのキースイッチ、前記マイタロブ田
セツナとシリアルデータＯ送受信を行なうデータ送受信
回路および受信結果轡を表示する友めの表示回路を有す
るデバッガ操作部と、前記デバッガ制御線とデバッガ操
作部とのインタフェース回路とを含み、前記目的とする
プログツムの一部に、デバッグプログラムを前記ＲＡＭ
エリアに転送し、これを実行するためのプログラムを挿
入しておき、前記デバッガ制御線を介して前記デバッガ
操作部よシマイクロプ曹セッサに外部信号を送出し、マ
イタロプロセッサに前記目的とするプログラムの実行を
一時中断させ、前記デバッガ操作部からデバッグプログ
ラムを転送し、これを実行させ、さらに前記デバッグプ
ログラム夷行中、マイクロプロセッサとデバッガ操作部
との通信を可能にし九ことを特徴とするデーツガ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57011413A JPS58129559A (ja) | 1982-01-26 | 1982-01-26 | デバツガ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57011413A JPS58129559A (ja) | 1982-01-26 | 1982-01-26 | デバツガ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58129559A true JPS58129559A (ja) | 1983-08-02 |
| JPS6360423B2 JPS6360423B2 (ja) | 1988-11-24 |
Family
ID=11777340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57011413A Granted JPS58129559A (ja) | 1982-01-26 | 1982-01-26 | デバツガ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58129559A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60159949A (ja) * | 1984-01-30 | 1985-08-21 | Nec Corp | トレ−ス信号方式 |
| JPH02186448A (ja) * | 1989-01-13 | 1990-07-20 | Nippon Chemicon Corp | デバッグ環境を備えた集積回路 |
| US5084814A (en) * | 1987-10-30 | 1992-01-28 | Motorola, Inc. | Data processor with development support features |
| US8112677B2 (en) | 2010-02-26 | 2012-02-07 | UltraSoC Technologies Limited | Method of debugging multiple processes |
-
1982
- 1982-01-26 JP JP57011413A patent/JPS58129559A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60159949A (ja) * | 1984-01-30 | 1985-08-21 | Nec Corp | トレ−ス信号方式 |
| US5084814A (en) * | 1987-10-30 | 1992-01-28 | Motorola, Inc. | Data processor with development support features |
| JPH02186448A (ja) * | 1989-01-13 | 1990-07-20 | Nippon Chemicon Corp | デバッグ環境を備えた集積回路 |
| JPH0550016B2 (ja) * | 1989-01-13 | 1993-07-27 | Nippon Chemicon | |
| US8112677B2 (en) | 2010-02-26 | 2012-02-07 | UltraSoC Technologies Limited | Method of debugging multiple processes |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6360423B2 (ja) | 1988-11-24 |
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