JPS58127361A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPS58127361A JPS58127361A JP57008893A JP889382A JPS58127361A JP S58127361 A JPS58127361 A JP S58127361A JP 57008893 A JP57008893 A JP 57008893A JP 889382 A JP889382 A JP 889382A JP S58127361 A JPS58127361 A JP S58127361A
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- H10W74/137—
-
- H10W74/147—
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は半導体装置、異体的には２層配線を有する樹脂
封止形バイボーｆｆＭ０８半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device, and specifically to a resin-sealed bibor ffM08 semiconductor device having two-layer wiring.
バイポーラトランジスタおよびＭＯ８）ランジスタが構
成された半導体装置（以下、バイポーラＭＯ８−ＩＯと
言う。）の製造プロセスとして、次に方法が考えられた
。The following method was considered as a manufacturing process for a semiconductor device (hereinafter referred to as bipolar MO8-IO) including a bipolar transistor and MO8) transistor.
す−なゎち、ＰＪｌ１８ｉ（シリコン゛）基板の上に形
成したＮ″″型エピタキシャル層の一部をバイポーラ領
域としてその表面にＰペース拡散及びＮ＋工ｉツタ拡散
な行ない、その際、半導体表面に形成されたＰ（リン）
酸化物を含むガラス膜（リンガラス）を全面除去する。Thus, a part of the N'''' type epitaxial layer formed on the PJl18i (silicon) substrate is used as a bipolar region, and P-base diffusion and N+-type ivy diffusion are performed on the surface. P (phosphorus) formed in
The glass film (phosphorus glass) containing oxides is completely removed.
一方、エピタキシャル層の他部をＭＯ８領域としてゲー
ト酸化膜（８ｉ０．膜）を形成し、チャネルへのＢ（ボ
ロン）イオン打込みを行なった後、表面のリン処理を行
なったＳ１０゜膜に、コンタクト穴をあけ、この穴を通
して第１層Ａｎ （アルミニウム）配線を形成する。こ
の上に層間絶縁膜として耐熱性０表面平坦化性にすぐれ
たポリイミド系有機樹脂膜を形成し、さらにこの上に第
２層Ａ！配線を形成することで２層配線構造となし、そ
の上のポリイミド系有機樹脂膜゛を介してさいごに樹脂
モールドによる封止を行なう。On the other hand, a gate oxide film (8i0. film) was formed using the other part of the epitaxial layer as an MO8 region, and after implanting B (boron) ions into the channel, a contact was made to the S10 film whose surface had been phosphorus-treated. A hole is made and a first layer An (aluminum) wiring is formed through the hole. A polyimide-based organic resin film with excellent heat resistance and surface flattening properties is formed as an interlayer insulating film on this, and a second layer A! By forming wiring, a two-layer wiring structure is obtained, and sealing is finally performed with a resin mold via a polyimide-based organic resin film thereon.
しかし、このプロセスで得られたバイポーラ八（０８Ｉ
Ｏでは、籍にＭＯＳ側で薄いリン処理ガラス膜の上に２
層配線を含むポリイミド系樹脂膜を介し℃樹脂体で封止
された構造であることから、封止樹脂体からの汚染物質
、例えばＮａ（ナトリウム）等のアルカリ金属のイオン
がポリイミド樹脂Ｍを通してＭＯ８素子表面のＶ□（し
きい電圧）を変動させ特性劣化を引き起こす欠点があっ
た。However, the bipolar 8 (08I) obtained by this process
In the case of O, 2
Since the structure is sealed with a resin body through a polyimide resin film including layered wiring, contaminants from the sealing resin body, such as ions of alkali metals such as Na (sodium), pass through the polyimide resin M and become MO8. There was a drawback that V□ (threshold voltage) on the surface of the element fluctuated, causing characteristic deterioration.
本発明は上記欠点を取り除くためになされたものであり
、その目的は樹脂封止型バイポーラＭ０８ＩＯの樹脂か
らの汚染による特性劣化防止するバクシベーシｉｉ／構
造の提供にある。The present invention has been made in order to eliminate the above-mentioned drawbacks, and its purpose is to provide a Bakshibasi II/structure that prevents deterioration of the characteristics of the resin-sealed bipolar M08IO due to contamination from the resin.
第１図は本発明による２層配線を有する半導体装置の原
理的構造な示す。１はＰ−型８１半導体基板（サブスト
レート）、２はＮ＋埋込層、３はＮ−エピタキシャル層
ｔ層でその表面に形成したＰベース４．Ｎ＋エンツタ５
． Ｎ＋コレクタコンタクトｓ６によりＮＰＮ）ランジ
スタを構成する。FIG. 1 shows the basic structure of a semiconductor device having two-layer wiring according to the present invention. 1 is a P-type 81 semiconductor substrate (substrate), 2 is an N+ buried layer, 3 is an N- epitaxial layer T layer, and P base 4. N+Entsuta 5
．． The N+ collector contact s6 constitutes an NPN transistor.
７は表面８ｉ０．膜、８はリン処理膜、９は第１層のＡ
！配Ｉｆ（電極）である。１０は０ＶＤ（気相化学反応
析出）法によるＰ２Ｏ（リン入りシリケートガラス）膜
、１１はポリイミド系樹脂膜で、これらにより層間絶縁
属が構成される。１２は第２層Ａｊ配縁、１３は最終の
パッシベイシ冒ン用ポリイきド系樹脂膜、１４は樹脂封
止体である。7 is the surface 8i0. membrane, 8 is a phosphorous-treated membrane, 9 is the first layer A
! The arrangement If (electrode). Reference numeral 10 indicates a P2O (silicate glass containing phosphorus) film produced by the 0VD (vapor phase chemical reaction deposition) method, and reference numeral 11 indicates a polyimide resin film, which constitute an interlayer insulating metal. Reference numeral 12 designates the second layer Aj, 13 designates a final polyimide resin film for removing the passivation, and 14 designates a resin sealing body.
なお、１５は８ム基板が取付けられた金属板でリードフ
レームの一部ななすものであり、１６はＳＮ取付けのた
めのロウ材、例えばムｕ−８ｉ共晶合金属である。Note that 15 is a metal plate to which an 8M substrate is attached, which forms part of the lead frame, and 16 is a brazing material for attaching the SN, for example, MU-8I eutectic alloy metal.
このように本発明によれば、無ＩＦｆｌｋｌ配線と第２
層人！配線との層間絶縁膜として０ＶＤ−Ｐ８Ｇｌｌ［
及びポリイミド系樹脂膜を使用するととＫより、樹脂封
止体からの金属イオン（Ｎａイオン）による汚染をＰ２
Ｏのリンによりトラップされて特性劣化を防止するとと
もに、ポリイミド系樹脂による耐熱性表面平坦化性を確
保できる効果を有する。As described above, according to the present invention, the IF-free wiring and the second
Layer people! 0VD-P8Gll[
When a polyimide resin film is used, contamination by metal ions (Na ions) from the resin sealing body is reduced by P2.
It has the effect of preventing property deterioration due to being trapped by phosphorus in O, and also ensuring heat-resistant surface flattening properties due to the polyimide resin.
ｊｌＥＺ図（ａｌ 〜（ｈｌは本発Ｉｊｉ１ｖバイボー
ｔＭＯ８Ｉ ＯＫ適用した場合の実施例についての製造
工程を示すものである。jlEZ diagram (al ~ (hl) shows the manufacturing process for the example when the present invention Iji1v Bibo tMO8I OK is applied.
（ａ）Ｐ−１１８ｉ基板（ウェハ）１上に通常のバイポ
ーラＩＯプロセスによりＮ＋瀧込地層ｔ−介してＮ−エ
ピタキシャル層３を形成する。なお、Ｎ−エピタキシャ
ル層３の一部において表面からＰ−基板に接続するＰ拡
散アイソレージ璽ン１７゛を形成する。同図に訃いて、
領域Ｉｔ−バイポーラ部とし、領域璽をＭＯ８ｓとして
以後説明を行なう。(a) An N- epitaxial layer 3 is formed on a P-118i substrate (wafer) 1 via an N+ Takikomi layer t- by a normal bipolar IO process. Note that in a part of the N-epitaxial layer 3, a P-diffusion isolation plate 17' is formed to connect from the surface to the P-substrate. I died in the same picture,
The following description will be made assuming that the region It is the bipolar section and the region mark is MO8s.
（ｂｌ 表面酸化膜（８ｉ０．膜）７０本トレジスト
処理によるマスクを利用してベースＢ（ボロン）拡散を
行ない、領域１１１ＫＰＩｌｉベース４を形成し、１１
ＭにＰ型ソース、ドレイン１７にそれぞれ形成する０
（ｃｌ 次いでエミッタＰ（リン）デボジシｌン拡散
を行ない、領域■側′ＫＮ＋エミッタ５． Ｎ＋コレ
クタコンタクトｓ６を形成する。このエミッタデボジシ
薯ンで８ｉ０，１１１７表面にリン酸化物を含むガラス
、いわゆるリンガラス膜１８かうすく形成される。(bl Surface oxide film (8i0. film) 70 base B (boron) is diffused using a mask by resist processing to form region 111KPIli base 4, 11
A P type source is formed in M and a P type source is formed in the drain 17, and a 0 (cl) emitter P (phosphorus) deposition is then performed to form a N+ collector contact s6 on the region ■ side. , 1117, a thin layer of glass containing phosphorous oxide, so-called phosphorus glass film 18, is formed.
（ｄｌ 全面のリンガラスを除去し、領域璽でゲート
部の酸化Ｉｌ！を取り除き、熱酸化によりゲート酸化膜
１９Ｖ形成し、この後、ゲート下のチャネル部にＢ（ボ
ロン）ｔイオン打込みする。このリンガラス除去とＢ打
込みはＭ０８ＦＥＴＪＣおけるしきい値（■Ｔｌ１）の
制御のために行なうものである。(dl) Phosphorus glass is removed from the entire surface, oxidized Il! is removed from the gate portion using a region sieve, and a gate oxide film 19V is formed by thermal oxidation. After this, B (boron) t ions are implanted into the channel portion under the gate. This phosphor glass removal and B implantation are performed to control the threshold value (①Tl1) in M08FETJC.
なン、ゲート以外の部分の酸化膜はこのｉ壕残存させる
か又は全部取除いてＯＶＤ法により新たな８ｉ０１．膜
を厚さ０．２μ程度に形成してもよい。The oxide film on the parts other than the gate can be left as is or completely removed and a new 8i01. The film may be formed to have a thickness of about 0.2 μm.
（ｅｌ ８ｉ０．膜７に対し新たにリン処理を施し、
アルカリ等のイオントラップのための薄いリン処理膜８
を形成する。この後コンタクトホトエッチを行ないペー
ス、エミッタ、ソース、ドレイン等のコンタクト部を窓
開する。(el 8i0. Membrane 7 is newly subjected to phosphorus treatment,
Thin phosphorus treatment membrane 8 for ion trapping of alkalis, etc.
form. Thereafter, contact photoetching is performed to open contact areas such as the paste, emitter, source, and drain.
（ｆｌ 第１膚ＡＡ！配縁９形成のためのＡｌ１膚、
ホトエツチングな行なう。(fl 1st skin AA! Al1 skin for formation of margin 9,
Do photo etching.
（ｇ）ＯＶＤ法により０ＶＤＰ８Ｇｉ［１０をｌｊ１ｍ
厚に形成し、この後、第１層ＡＩ配−の一部を露出スる
スルーホール２０に形成後にポリイミド系樹脂１１、例
えばポリイきド・イソインドロキナゾリンジオを回転塗
布法により２，２／Ａｍ以上の厚さに形成し、その後、
前記スルーホール２０ａｚＫ合せて第２のスルーホール
２０ｂを形成する。(g) 0VDP8Gi [10 to lj1m by OVD method
Then, after forming a through hole 20 through which a part of the first layer AI wiring is exposed, a polyimide resin 11, such as polyimide isoindoquinazolindio, is applied by spin coating 2, 2. /Am or more, and then,
A second through hole 20b is formed by combining the through hole 20azK.
（ｈ）第２層ＡＩ配置１ｌ１２を形成した上に、最終の
バッシベイシ璽ン膜としてポリイミド系樹脂１３を２．
２μｍ以上の厚さに形成する。最後に全体なエポキシ果
樹＆によりモールドして樹脂封止体１４とする。(h) After forming the second layer AI arrangement 1112, a polyimide resin 13 is applied as a final bash basin coating film.
It is formed to have a thickness of 2 μm or more. Finally, the entire resin molded body 14 is molded with epoxy resin.
本発明は前記実施例に限定されず、これ以外の多（の変
形例を有するものである。例えば金属イオンをトラップ
するものであるならばＰａＧ膜に代えて他の絶縁属であ
ってもよい。The present invention is not limited to the above-mentioned embodiments, and has many other modifications.For example, if metal ions are to be trapped, other insulating materials may be used instead of the PaG film. .
第１図は本発明による２層配ｌｉＩを有する半導体装置
の原理的構造を示す拡大断面図である。第２図（Ｊｌｌ
〜（ｈｌは本発明の一実施例の製造工程断面図である。
ｌ・・・Ｐ−基板、２・・・Ｎ＋填込地層３・・・Ｎ−
エピタキシャル層、４・・・Ｐベース、５・・・Ｎ＋エ
ミッタ、６・・・Ｎ＋コレクタコンタクト部、７・・・
表面＆ｉｐ。
膜、８・・・リン処３！１ｊ１．９・・・第１層人！配
線、ｌＯ・・・ＯＶＤ・Ｐ２Ｏ，１１・・・ポリイはド
系樹脂膜、１２・・・第２層人！配線、１３・・・ポリ
イミド系樹脂膜、１４・・・樹脂封止体、１５・・・リ
ードフレーム、１６・・・人ｕ−８ｉ共晶合金層、１７
・・・Ｐソース・ト。
レイン、１８・・・リンガラス膜、１９・・・ゲート酸
化膜、２０ｍ、２０ｂ・・・スルーホール。
代理人 弁理士 薄 １）利 季
節 １ 図
第 ２ 図FIG. 1 is an enlarged sectional view showing the basic structure of a semiconductor device having a two-layer structure according to the present invention. Figure 2 (Jll
~(hl is a sectional view of the manufacturing process of one embodiment of the present invention. l...P-substrate, 2...N+ filling layer 3...N-
Epitaxial layer, 4...P base, 5...N+ emitter, 6...N+ collector contact portion, 7...
Surface & ip. Membrane, 8...Rin place 3!1j1.9...1st layer people! Wiring, lO...OVD/P2O, 11...poly resin film, 12...second layer! Wiring, 13... Polyimide resin film, 14... Resin sealing body, 15... Lead frame, 16... Human U-8i eutectic alloy layer, 17
...P source. Rain, 18... Phosphorus glass film, 19... Gate oxide film, 20m, 20b... Through hole. Agent Patent Attorney Susuki 1) Interest Season 1 Figure 2
Claims (1)
れ、その配線が絶縁膜を介して樹脂封止体により覆われ
て成る半導体装置において、上記絶縁膜として金属イオ
ンをトラップする膜な下層とし、有機性絶縁ｊ［す上層
とする２層構造膜より成ることを特徴とする半導体装置
。 ２、上記有機性絶縁膜はポリイミド系樹脂膜雪ある特許
請求の範囲第１項に記載の半導体装置。 ３、上記半導体素子はバイポーラ素子とＭＯ８素子とを
含む特許請求の範囲第１項又は第２項に記載の半導体装
置。[Scope of Claims] 1. A semiconductor device in which conductive wiring is formed on a substrate on which a semiconductor element is formed, and the wiring is covered with a resin sealant through an insulating film, in which metal ions are used as the insulating film. 1. A semiconductor device comprising a two-layer structure film having a lower layer as a film for trapping and an upper layer as an organic insulating film. 2. The semiconductor device according to claim 1, wherein the organic insulating film is a polyimide resin film. 3. The semiconductor device according to claim 1 or 2, wherein the semiconductor element includes a bipolar element and an MO8 element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008893A JPS58127361A (en) | 1982-01-25 | 1982-01-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008893A JPS58127361A (en) | 1982-01-25 | 1982-01-25 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58127361A true JPS58127361A (en) | 1983-07-29 |
Family
ID=11705350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57008893A Pending JPS58127361A (en) | 1982-01-25 | 1982-01-25 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127361A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6989566B2 (en) | 2001-06-04 | 2006-01-24 | Matsushita Electric Industrial Co., Ltd. | High-voltage semiconductor device including a floating block |
-
1982
- 1982-01-25 JP JP57008893A patent/JPS58127361A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6989566B2 (en) | 2001-06-04 | 2006-01-24 | Matsushita Electric Industrial Co., Ltd. | High-voltage semiconductor device including a floating block |
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