JPS58109947A - Simulator - Google Patents
SimulatorInfo
- Publication number
- JPS58109947A JPS58109947A JP56208401A JP20840181A JPS58109947A JP S58109947 A JPS58109947 A JP S58109947A JP 56208401 A JP56208401 A JP 56208401A JP 20840181 A JP20840181 A JP 20840181A JP S58109947 A JPS58109947 A JP S58109947A
- Authority
- JP
- Japan
- Prior art keywords
- program
- bug
- information
- phase
- debugging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Testing And Monitoring For Control Systems (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【発明の詳細な説明】
この発明は、データ処理装置のプログラムをデバッグす
るために用いるシミュレート装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a simulation device used for debugging a program of a data processing device.
従来、この樵の装置として第1図に示すものがあった。Conventionally, there was a device for this woodcutter as shown in FIG.
第1図において、メモリを内蔵している処理装置1、入
力装置2及び出力装置3を備えたものがあった。このシ
ミュレート装置によりプログラムのデバッグを行う場合
は、まず入力装置2を介して処理装置1内のメモリにデ
バッグ対象のプログラムを格納する。次に処理装置1に
実行指示のコマシトを与え、プログラムをシミュレート
・ベースで実行させる。プログラムの処理過程における
各種情報、処理結果等を適宜出力装置3に出力し【表示
する。プログラムのデバッグ員は、出力装置3に表示さ
れた情報を読み取り、バッグを検出したときはその原因
を解析してデバッグしながらデバッグ作業を進行させる
。In FIG. 1, there is a device equipped with a processing device 1 having a built-in memory, an input device 2, and an output device 3. When debugging a program using this simulation device, the program to be debugged is first stored in the memory of the processing device 1 via the input device 2. Next, an execution instruction is given to the processing device 1, and the program is executed on a simulation basis. Various information, processing results, etc. in the processing process of the program are appropriately output to the output device 3 and displayed. A program debugger reads the information displayed on the output device 3, and when a bug is detected, analyzes the cause and proceeds with the debugging work.
従来のシミュレート装置は、以上のようt構成されてい
るので、デバッグ員としてデバッグ対象のプログラム及
びその設計アルゴリズムについて十分な知識を必要とし
、プログラムにバグがあると、それを除去しない限り、
処理を進行させても無意味なものとなるので、その都度
デバッグ処理をしなければならず、非常圧効率が悪い欠
点があった◎
この発明は、上記のような従来のものの欠点を除去する
ため罠なされたもので、デバッグ対象の10グラムの各
フェーズ終了毎に実行結果を定義装置により定義された
情報と比較をし、一致が得られなかったときヲ讐バッグ
の存・在を示す誤り検出情報を出力装置に出力し、かつ
誤りのある実行結果を定義装置の正しい情報により置換
し二上記プ゛ログラムのデバッグ作業を進行させること
により、デバッグ作業を効率良く実行できるシミュレー
ト装置を提供することを目的とする。Conventional simulators are configured as described above, so debuggers must have sufficient knowledge of the program to be debugged and its design algorithm, and if there is a bug in the program, unless it is removed,
Even if the process progresses, it becomes meaningless, so debugging has to be performed each time, which has the disadvantage of poor efficiency in emergency pressure. This invention eliminates the above-mentioned disadvantages of the conventional method. Therefore, at the end of each phase of the 10 grams to be debugged, the execution result is compared with the information defined by the definition device, and if no match is found, it is an error indicating the existence of an enemy bag. To provide a simulation device that can efficiently execute debugging work by outputting detected information to an output device, replacing erroneous execution results with correct information from a definition device, and proceeding with debugging of the above program. The purpose is to
以下、この発明の一実施例を図について説明する。第2
図において、入力装置2と処理装置1との間には、デバ
ッグ対象のプログラムの各フェーズ毎に定義されるべき
情報を記憶したメモリを有する定義装置4が接続される
。その他は第1図と同一部分よりなる。An embodiment of the present invention will be described below with reference to the drawings. Second
In the figure, a definition device 4 having a memory that stores information to be defined for each phase of a program to be debugged is connected between an input device 2 and a processing device 1. Other parts are the same as those in FIG.
ここで、処理装置1のメモリは、第3図に示すようなメ
モリ・マツプを形成して情報を記憶している。第3図に
おいて、上から順に領域Aは管理プログラム、領域Bは
シミュレータ・プログラム、領域Cはデバッグ対象のプ
ログラム、領域りは領域Cのプログラムの作業データを
それぞれ格納する領域である。Here, the memory of the processing device 1 stores information by forming a memory map as shown in FIG. In FIG. 3, from the top, area A is a management program, area B is a simulator program, area C is a program to be debugged, and area C is an area for storing work data of the program in area C.
定義装置4のメモリは、第4図に示すようなメモリ・マ
ツ/を形成して情報を記憶している。第4図において、
上から順に、領域Eは管理プログラム、領域Fは入出力
条件を定義する情報のリスト、領域Gは入出力データを
格納する領域である。The memory of the definition device 4 forms a memory pin as shown in FIG. 4 and stores information. In Figure 4,
From top to bottom, area E is a management program, area F is a list of information defining input/output conditions, and area G is an area for storing input/output data.
次の表はこの発明のシミュレート装置のプログラム仕様
を記載した書式図である。The following table is a format diagram describing the program specifications of the simulator of the present invention.
次に第5図を参照して動作を説明する。処理装置1及び
定義装置4をスタートさせると、それぞれのメモリの管
理プログラムに従い、それらは処理を逐次実行する。即
ち、処理5において、入力されたコマンドを解析する。Next, the operation will be explained with reference to FIG. When the processing device 1 and definition device 4 are started, they sequentially execute processing according to their respective memory management programs. That is, in process 5, the input command is analyzed.
判断6において、コマンドがシミュレートのものかどう
かを判断し。In decision 6, it is determined whether the command is simulated.
ノー(N)のときはこの発明の動作には関係のない他の
処理Tを実行し、イエス(Y)のときは定義装置4に対
し、入出力定義情報の送信を要求するための処理8を実
行する。一方、定義装置4は処理9によるイニシャライ
ズ後、処理装置1から処理8による要求を受信するのを
判断10で待機しており、これを受信すると、そのメモ
リから入出力定義情報を読み出す処理11を実行し、こ
の情報が終了コードか否かを判断12で判断し、イエス
のときはデバッグ処理を終了し、ノーのときは入出力定
義情報を処理装置1に送信する。If the answer is no (N), another process T unrelated to the operation of the present invention is executed; if the answer is yes (Y), the process 8 requests the definition device 4 to send input/output definition information. Execute. On the other hand, after initialization in process 9, definition device 4 waits in judgment 10 to receive a request in process 8 from processing device 1, and when it receives this, it executes process 11 to read input/output definition information from its memory. It is determined whether this information is an end code or not in a judgment 12. If the answer is yes, the debugging process is ended, and if the answer is no, the input/output definition information is sent to the processing device 1.
処理装置1は、入出力定義情報を受信すると、判断14
を抜は出し、判断14で終了か否かを判断シ、イエスの
ときはメモリの領域DK入出力定義情報をセットする。Upon receiving the input/output definition information, the processing device 1 makes a decision 14.
is extracted, and in judgment 14 it is judged whether or not it is finished. If YES, memory area DK input/output definition information is set.
処理17では当該のフェーズnの処理を実行し、この実
行結果と入出力定義情報とが一致するか否かを判断18
で調べ、イエスのときは処理8に戻り、ノーのときはバ
ッグの存在を示す誤り検出情報を処理19により出力装
gII13へ出力し、続いて処理20によりフェーズn
の処理結果を受偏した入出力データにより更新してから
処理8に戻る。つまり、バッグがあっても、そこで10
グラムをストラグさせることなく、定義装置4から読み
出した入出力定義情報を用いてフェーズnの処理を終結
させ、次のフェーズn+1のデバッグ作業への進行を可
能にさせる。In process 17, the process of phase n is executed, and it is determined whether the execution result matches the input/output definition information 18
If the answer is yes, the process returns to process 8, and if the answer is no, error detection information indicating the existence of the bag is output to the output device gII13 in process 19, and then in process 20, the process returns to step n.
After updating the processing result with the biased input/output data, the process returns to process 8. In other words, even if there is a bag, 10
The processing of phase n is completed using the input/output definition information read from the definition device 4 without causing the program to become stagnant, and it is possible to proceed to the debugging work of the next phase n+1.
なお、上記実施例では定義装置により各フェーズ毎に処
理装置へ与える定義情報がバッチ処理形式になっている
が、会話形式であってもよく、上記実施例と同°様の効
果を奏する。In the above embodiment, the definition information provided by the definition device to the processing device for each phase is in a batch processing format, but it may also be in a conversation format, and the same effects as in the above embodiment can be achieved.
以上のよ5に、この発明によれば、プログラムにバッグ
が存在しても強制的に修正をし、かつ外部にその存在を
通知”してプログラムの進行を可能にしたので、デバッ
グ作業の効率を高めることがAs mentioned above, according to the present invention, even if there is a bug in the program, it is forcibly corrected, and the existence is notified to the outside so that the program can proceed, making debugging work more efficient. can increase
第1図は従来のシミュレート装置のブロック図。
W、2図はこの発明の一実施例によるシミュレート装置
のブロック図、第3図は第2図に示す処理装置のメモリ
・マツプ図、第4図は第2図に示す定義装置のマツプ図
、第5図は第2図に示すシミュレート装置の70−チャ
ートである。
1−・・処理装置、2・・・入力装置、3・・・出力装
置、4・・・定義装置。
なお、図中、同一符号は同−又は相当部分を示すO
代理人 葛野信−(ほか1名)
lI1図
#4図
第 、3 図
持、;′「庁長官殿
1 、 1f r’l’ C”)表示 特願昭8
6〜208401号?1発明の名称
シミュレート装置
3 ン山市を4−るh
:モ、6.23
5、補正の対象
(1)明細書の発明の詳細な説明の欄
(2)図面
6、補正の内容
(1)明細書第4頁第9行から第1゛0行に「シミュレ
ート装置のプログラム仕様を」とあるのを「シミュレー
ト装置によシブバッグを行なうプログラムのプログラム
仕様を」と補正する。
(2)明細書第6頁第19行に「判断14で終fか否か
を」とあるのを「判断15で終了か否かを」と補正する
。
(3)明細書第6頁第20行に「イエスのときは」とあ
るのを「ノーのときは」と補正する。
(4)別紙の通シ第2図を補正する。
7、添付書類の目録FIG. 1 is a block diagram of a conventional simulation device. 2 is a block diagram of a simulation device according to an embodiment of the present invention, FIG. 3 is a memory map diagram of the processing device shown in FIG. 2, and FIG. 4 is a map diagram of the definition device shown in FIG. 2. , FIG. 5 is a 70-chart of the simulation device shown in FIG. 1--Processing device, 2--Input device, 3--Output device, 4--Defining device. In addition, in the drawings, the same reference numerals indicate the same or equivalent parts.O Agent: Makoto Kuzuno (and one other person) lI1 Figure #4 Figure 3, Figure 3,; C”) Display Patent application 1988
No. 6-208401? 1 Invention name simulator 3 Nyama City 4-ruh :Mo, 6.23 5. Subject of amendment (1) Detailed explanation column of the invention in the specification (2) Drawing 6, Contents of amendment ( 1) From line 9 to line 10 of page 4 of the specification, the phrase ``program specifications for the simulator'' is corrected to ``the program specifications for the program that performs shibbag using the simulator.'' (2) In the 19th line of page 6 of the specification, the phrase "Judgement 14 determines whether or not the end is f" is corrected to "Judgement 15 determines whether or not it is the end." (3) On page 6, line 20 of the specification, the phrase "if yes" should be amended to "if no". (4) Correct the attached circular, Figure 2. 7. List of attached documents
Claims (1)
行し、該プログラムの各フェーズ終了毎に実行結果と予
め定義した情報とを比較し、一致が得られないときはバ
ッグの存在を示す誤り検出情報を外部に出力し、かつ上
記実行結果を上記情報により置換して上記プログラムの
デバッグ処理を進行させる処理装置と、上記予め定義し
た情報を記憶したメモリを有し、上記各フェーズ毎に上
記情報を上記メモリから読み出して上記処理装置に送信
する定義装置とを備えたシミュレート装置。The program to be debugged is executed at a simulated pace, and at the end of each phase of the program, the execution results are compared with predefined information, and if no match is found, error detection information indicating the existence of a bug is exported. a processing device that outputs the execution result to the program and replaces the execution result with the information to proceed with the debugging process of the program; and a memory that stores the predefined information, and stores the information in the memory for each phase. and a definition device that reads data from the definition device and sends it to the processing device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56208401A JPS58109947A (en) | 1981-12-23 | 1981-12-23 | Simulator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56208401A JPS58109947A (en) | 1981-12-23 | 1981-12-23 | Simulator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58109947A true JPS58109947A (en) | 1983-06-30 |
Family
ID=16555637
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56208401A Pending JPS58109947A (en) | 1981-12-23 | 1981-12-23 | Simulator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58109947A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS638842A (en) * | 1986-06-27 | 1988-01-14 | Fujitsu Ltd | Control software testing device for digital signal processor |
JPH01312641A (en) * | 1988-06-13 | 1989-12-18 | Nec Corp | Batch test system for on-line |
-
1981
- 1981-12-23 JP JP56208401A patent/JPS58109947A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS638842A (en) * | 1986-06-27 | 1988-01-14 | Fujitsu Ltd | Control software testing device for digital signal processor |
JPH01312641A (en) * | 1988-06-13 | 1989-12-18 | Nec Corp | Batch test system for on-line |
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