JPS58108553U - プログラムチエツカ - Google Patents

プログラムチエツカ

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Publication number
JPS58108553U
JPS58108553U JP480782U JP480782U JPS58108553U JP S58108553 U JPS58108553 U JP S58108553U JP 480782 U JP480782 U JP 480782U JP 480782 U JP480782 U JP 480782U JP S58108553 U JPS58108553 U JP S58108553U
Authority
JP
Japan
Prior art keywords
circuit
address
program execution
storage circuit
computer
Prior art date
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Pending
Application number
JP480782U
Other languages
English (en)
Inventor
斎藤　威雄
Original Assignee
三菱電機株式会社
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Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP480782U priority Critical patent/JPS58108553U/ja
Publication of JPS58108553U publication Critical patent/JPS58108553U/ja
Pending legal-status Critical Current

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  • Debugging And Monitoring (AREA)
  • Programmable Controllers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のプログラムチェッカのブロック図、第２
図はこの考氷によるプログラムチェッカのブロック図で
ある。図において、１は計算機、２はプログラムチェッ
カの本体、３ａは計算機バス、３ｂはメインバス、４は
バスｅインタフェース回路、５はアドレス設定回路、６
はアドレス比較回路、７は表示回路、８はモード制御薗
路、９は記憶回路である。なお図中同一あるいは相当部
分には同一等号を付しである。

Claims (1)

    【実用新案登録請求の範囲】
  1. −　計算機とバス・インタフェース回路を介して信号の
    授受を行ない、計算機のプログラム実行アドレスを表示
    する表示回路と、計算機を任意のプログラム実行アドレ
    スで停止させるアドレス設定回路およびアドレス比較回
    路を有するプログラムチェッカにおいて、記憶回路と、
    この記憶回路を制御するモード制御回路とを設けること
    により、計算機のプログラム実行アドレスと、計算結果
    のデータを順次記憶回路に記憶し、上記記憶回路に記憶
    されているプログラム実行アドレスと、計算結果のデー
    タを順次上記表示回路に表示、または印字装置に印字し
    、さらに上記アドレス設定回路で設定したアドレスと上
    上記記憶回路に記憶されているプログラム実行アドレス
    とを上記アドレス比較回路で比較することにより上記記
    憶回路に記ｉされているプログラム実行アドレスのアド
    レス探索ができるように構成したことを特徴とするプロ
    グラムチェッカ。
JP480782U 1982-01-18 1982-01-18 プログラムチエツカ Pending JPS58108553U (ja)

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JP480782U JPS58108553U (ja) 1982-01-18 1982-01-18 プログラムチエツカ

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JP480782U JPS58108553U (ja) 1982-01-18 1982-01-18 プログラムチエツカ

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Publication Number Publication Date
JPS58108553U true JPS58108553U (ja) 1983-07-23

Family

ID=30017637

Family Applications (1)

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JP480782U Pending JPS58108553U (ja) 1982-01-18 1982-01-18 プログラムチエツカ

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