JPS58105607A - プツシユプル増幅器の電源供給回路 - Google Patents
プツシユプル増幅器の電源供給回路Info
- Publication number
- JPS58105607A JPS58105607A JP56204187A JP20418781A JPS58105607A JP S58105607 A JPS58105607 A JP S58105607A JP 56204187 A JP56204187 A JP 56204187A JP 20418781 A JP20418781 A JP 20418781A JP S58105607 A JPS58105607 A JP S58105607A
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- Japan
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- voltage
- output
- level
- voltage source
- power supply
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は増幅器の電源供給回路に関し、特にプッシュプ
ル電力増幅器の電源供給回路に関するものである。
ル電力増幅器の電源供給回路に関するものである。
電力増幅器における電力損失を可能な限シ少なくして増
幅器の電力効率を向上させるために、複数の電圧レベル
の異なる電源を準備しておき、増幅出力信号のレベルに
応じてこれら電源電圧を適宜選択して増幅器電源として
供給する方式がある。
幅器の電力効率を向上させるために、複数の電圧レベル
の異なる電源を準備しておき、増幅出力信号のレベルに
応じてこれら電源電圧を適宜選択して増幅器電源として
供給する方式がある。
この方式では、電源電圧がステップ的に変化するので不
要輻射の要因となる欠点があり、また複数個の電源装置
が必要となシ装置が大型化する。
要輻射の要因となる欠点があり、また複数個の電源装置
が必要となシ装置が大型化する。
そのために、低電圧源を用意しこの低電圧を増幅器電源
として供給しておき、信号レベルがこの電圧レベルより
も犬となる場合には、この低電圧源の電圧に代えて信号
レベルに応じて変化する電圧を発生する電圧源の出力を
増幅器電源として供給する方式が提案されている。この
回路方式では、増幅器の平均入力レベルが一般的に低い
関係上増幅器の電力効率を上述した欠点なしに著しく上
昇させ得る利点があるが、信号レベルに応じて変化する
電圧を発生する電圧源の回路そのものにおいて電力消費
をできるだけ少としなければ電源回路をも含んだ増幅器
全体の電力効率の向上は図れえないことになる。
として供給しておき、信号レベルがこの電圧レベルより
も犬となる場合には、この低電圧源の電圧に代えて信号
レベルに応じて変化する電圧を発生する電圧源の出力を
増幅器電源として供給する方式が提案されている。この
回路方式では、増幅器の平均入力レベルが一般的に低い
関係上増幅器の電力効率を上述した欠点なしに著しく上
昇させ得る利点があるが、信号レベルに応じて変化する
電圧を発生する電圧源の回路そのものにおいて電力消費
をできるだけ少としなければ電源回路をも含んだ増幅器
全体の電力効率の向上は図れえないことになる。
従って、本発明の目的は増幅器の電力効率を上昇させる
と共に電源自身の電力消費を極力抑制して回路全体の電
力変換効率の改善を図るようにした増幅器の電源供給回
路を提供することである。
と共に電源自身の電力消費を極力抑制して回路全体の電
力変換効率の改善を図るようにした増幅器の電源供給回
路を提供することである。
本発明による増幅器の電源供給回路は、出力増幅素子の
給電端子へ電源を供給する第１の電圧源と、この第１の
電圧源の電圧と増幅出力信号レベルに応じた電圧との各
絶対値レベルを比較して後者の電圧レベルが大なるとき
に第１の電圧源の電圧に代えて当該後者の電圧を給電端
子へ供給する第２の電圧源とを含み、これら第１及び第
２の電圧源が正負対称形式構成とされており、第２５電
圧源はレベル比較のための差動アンプを有し、これら正
及び負側の差動アンプの差動トランジスタの被制御電極
共通端同士が抵抗素子によ多接続されていることを特徴
としている。
給電端子へ電源を供給する第１の電圧源と、この第１の
電圧源の電圧と増幅出力信号レベルに応じた電圧との各
絶対値レベルを比較して後者の電圧レベルが大なるとき
に第１の電圧源の電圧に代えて当該後者の電圧を給電端
子へ供給する第２の電圧源とを含み、これら第１及び第
２の電圧源が正負対称形式構成とされており、第２５電
圧源はレベル比較のための差動アンプを有し、これら正
及び負側の差動アンプの差動トランジスタの被制御電極
共通端同士が抵抗素子によ多接続されていることを特徴
としている。
以下に図面を用いて本発明を説明する。
第１図は本発明の実施例回路図であり、入力信号υは電
圧増幅段１により増幅され、バイアス段２を経てトラン
ジスタＱＩ、Ｑ２及び抵抗Ｒ１よりなるドライバ段３に
印加される。ドライバトランジスタＱｌ ＋ Ｃ２の各
エミ、り出力は、出力パワ一段４を構成するトランジス
タＱ３ ＋ Ｃ４の各ベース入力となり、両トランジス
タＱ３ ＋ Ｃ４のエミ、り出力は抵抗Ｒ２，Ｒ３を介
して共通負荷ＲＬをプノンユプル駆動するものである。
圧増幅段１により増幅され、バイアス段２を経てトラン
ジスタＱＩ、Ｑ２及び抵抗Ｒ１よりなるドライバ段３に
印加される。ドライバトランジスタＱｌ ＋ Ｃ２の各
エミ、り出力は、出力パワ一段４を構成するトランジス
タＱ３ ＋ Ｃ４の各ベース入力となり、両トランジス
タＱ３ ＋ Ｃ４のエミ、り出力は抵抗Ｒ２，Ｒ３を介
して共通負荷ＲＬをプノンユプル駆動するものである。
出力トランジスタＱ３ ｒ Ｃ４のコレクタ給電端子へ
の電源供給のために、第１の電圧源上Ｂ１及び第２の電
圧源５，６が設けられている。第１の電圧源上Ｂ１は比
較的低レベルの一定電圧を発生するものであり、増幅出
力υ０のレベルが比較的小なる場合にはこの電圧上Ｂ、
が各々ダイオードＤ１．Ｄ２を夫々介して出力トランジ
スタＱ２ ＋ ９３の給電端子へ印加されることになる
。
の電源供給のために、第１の電圧源上Ｂ１及び第２の電
圧源５，６が設けられている。第１の電圧源上Ｂ１は比
較的低レベルの一定電圧を発生するものであり、増幅出
力υ０のレベルが比較的小なる場合にはこの電圧上Ｂ、
が各々ダイオードＤ１．Ｄ２を夫々介して出力トランジ
スタＱ２ ＋ ９３の給電端子へ印加されることになる
。
第２の電圧源５，６は、ダーリントン接続されたトラン
ジスタＱｌｌ ＋ Ｃ１２及びＣ１３＋ Ｃ１４を夫々
エミッタ接地として動作させて所定電圧ゲインを有する
増幅回路構成としている。このトランジスター Ｑ
ｌｌ ｒ Ｃ１３のベース入力には、差動トランジスタ
Ｑ１５ ｒ Ｑｌｇ及びＣ１７＋ Ｑｌｇ工り々る差動
アンプの抵抗Ｒ４＋ Ｒ５による差動出力の一つが印加
されている。
ジスタＱｌｌ ＋ Ｃ１２及びＣ１３＋ Ｃ１４を夫々
エミッタ接地として動作させて所定電圧ゲインを有する
増幅回路構成としている。このトランジスター Ｑ
ｌｌ ｒ Ｃ１３のベース入力には、差動トランジスタ
Ｑ１５ ｒ Ｑｌｇ及びＣ１７＋ Ｑｌｇ工り々る差動
アンプの抵抗Ｒ４＋ Ｒ５による差動出力の一つが印加
されている。
そしてｌ １１０’＋ＶＺ ＋なる電圧（ｖｚはツェナ
ーダイオードＤ３．Ｄ４のツェナー電圧）がインピーダ
ンス回路網５１及び６１を介してそれぞれ差動トランジ
スタＱＩ６及びＱｌｇのベース入力となっている。従っ
て、これら差動アンプとダーリントン接続されたエミ、
り接地回路とにより増幅回路が構成されており、その増
幅入力として回路出力ｖＯに応じた信号電圧ｌ ｖｏ＋
Ｖｚｌが導入されていることになる。トランジスタＱ１
２ ＋ Ｃ１４の各コレクタ出力は、出力トランジスタ
Ｑ３ ＋ Ｃ４のコレクタ電源となると共に、負帰還回
路５２ 、６２を介して差動トランジスタＱ１５ ＋
Ｃ１７のベースへ帰還されている。従って、出力トラン
ジスタＱ３ ｒ Ｃ４のコレクタ端子の電位は、差動ト
ランジスタＱ１６ ＋ Ｑｌｌ！のベース入力端子の電
位すなわちｌ ｖ６ ＋ Ｖｚ ｌに等しく制御されて
、この電圧が出力トランジスタＱ３ ｒ Ｃ４のコレク
タ電源として用いられる。
ーダイオードＤ３．Ｄ４のツェナー電圧）がインピーダ
ンス回路網５１及び６１を介してそれぞれ差動トランジ
スタＱＩ６及びＱｌｇのベース入力となっている。従っ
て、これら差動アンプとダーリントン接続されたエミ、
り接地回路とにより増幅回路が構成されており、その増
幅入力として回路出力ｖＯに応じた信号電圧ｌ ｖｏ＋
Ｖｚｌが導入されていることになる。トランジスタＱ１
２ ＋ Ｃ１４の各コレクタ出力は、出力トランジスタ
Ｑ３ ＋ Ｃ４のコレクタ電源となると共に、負帰還回
路５２ 、６２を介して差動トランジスタＱ１５ ＋
Ｃ１７のベースへ帰還されている。従って、出力トラン
ジスタＱ３ ｒ Ｃ４のコレクタ端子の電位は、差動ト
ランジスタＱ１６ ＋ Ｑｌｌ！のベース入力端子の電
位すなわちｌ ｖ６ ＋ Ｖｚ ｌに等しく制御されて
、この電圧が出力トランジスタＱ３ ｒ Ｃ４のコレク
タ電源として用いられる。
尚、コンデンサＣ，及びＣ２は、第２の電圧源５及び６
が帰還増幅回路構成となっていることによる発振等の不
安定性を抑止するだめの位相補償用コンデンサであり、
Ｉ＋＋工２はツェナーダイオードＤ３．Ｄ４の動作電流
源である。
が帰還増幅回路構成となっていることによる発振等の不
安定性を抑止するだめの位相補償用コンデンサであり、
Ｉ＋＋工２はツェナーダイオードＤ３．Ｄ４の動作電流
源である。
そして、正側及び負側の差動アンプにおける差動トラン
ジスタＱＩｓ ＋ Ｃ１６及びＱＩｔ ＋ Ｑｌｇの被
制御電極（エミッタ）共通端同士は、抵抗Ｒ１１により
接続されて、この抵抗ＲＩ＋により電流供給を受けるこ
とになる。差動トランジスタＱ１６ ｒ Ｃ１８のベー
ス・エミッタ間に夫々設けられたダイオードＤ５．Ｄ６
は両トランジスタのベース・エミッタ間の″逆バイアス
保護用ダイオードとして動作する。
ジスタＱＩｓ ＋ Ｃ１６及びＱＩｔ ＋ Ｑｌｇの被
制御電極（エミッタ）共通端同士は、抵抗Ｒ１１により
接続されて、この抵抗ＲＩ＋により電流供給を受けるこ
とになる。差動トランジスタＱ１６ ｒ Ｃ１８のベー
ス・エミッタ間に夫々設けられたダイオードＤ５．Ｄ６
は両トランジスタのベース・エミッタ間の″逆バイアス
保護用ダイオードとして動作する。
か＼る構成において、正側の回路について考えるに、出
カシ。のレベルが小さく Ｂ、） ｉ）ｏ＋ Ｖｚであ
れば、差動トランジスタＱＩ６はオフであり、トランジ
スタＱ１５がオンとなっているから、トランジスタＱ１
１ ＋ Ｃ１２は共にオフであって出力トランジスタＱ
３のコレクタＢには第１の電圧源の電圧上Ｂ、がダイオ
ードＤ、を介して供給される。
カシ。のレベルが小さく Ｂ、） ｉ）ｏ＋ Ｖｚであ
れば、差動トランジスタＱＩ６はオフであり、トランジ
スタＱ１５がオンとなっているから、トランジスタＱ１
１ ＋ Ｃ１２は共にオフであって出力トランジスタＱ
３のコレクタＢには第１の電圧源の電圧上Ｂ、がダイオ
ードＤ、を介して供給される。
出力Ｖ。のレベルが大きくなってＢｌ≦ｖｏ ＋ ”ｚ
となれば、差動トランジスタＱ１６がオンとなり、トラ
ンジスタＱＩｆ ＋ Ｑｆｉｌを動作せし、める。よっ
て、負帰還回路構成の第２の電圧源の出力電圧はＶ。＋
Ｖ２となり、これが出力トランジスタＱ３のコレクタＢ
の電圧として供給される。この時ダイオードＤ、はオフ
となっている。
となれば、差動トランジスタＱ１６がオンとなり、トラ
ンジスタＱＩｆ ＋ Ｑｆｉｌを動作せし、める。よっ
て、負帰還回路構成の第２の電圧源の出力電圧はＶ。＋
Ｖ２となり、これが出力トランジスタＱ３のコレクタＢ
の電圧として供給される。この時ダイオードＤ、はオフ
となっている。
負側の回路についても同様な動作をなすことは明らかで
あり、よって平均的な入力信号レベルは比較的低く一時
的に高入力レベルとなる如きオーディオ用電力増幅器等
では電力損失を著しく少に抑えることができるものであ
る。
あり、よって平均的な入力信号レベルは比較的低く一時
的に高入力レベルとなる如きオーディオ用電力増幅器等
では電力損失を著しく少に抑えることができるものであ
る。
第２図は本発明の効果をより明確化するための第１図の
回路の各部波形図であり、Ａ点は正側差動アンプのトラ
ンジスタＱ１６のペース入力であり、Ｂ点は出力トラン
ジスタＱ３のコレクタ給電端子であり、Ｅ点及びＦ点は
正及び負側の差動アンプの差動トランジスタのエミンタ
共通端である。
回路の各部波形図であり、Ａ点は正側差動アンプのトラ
ンジスタＱ１６のペース入力であり、Ｂ点は出力トラン
ジスタＱ３のコレクタ給電端子であり、Ｅ点及びＦ点は
正及び負側の差動アンプの差動トランジスタのエミンタ
共通端である。
こ＼で、Ｅ点とＦ点との間の電位差ｖＥＦに着目すれば
、小信号の場合には、出力トランジスタＱ３ ＋ Ｑ４
のコレクタ電圧は十Ｂ１であり、差動トランジスタのう
ちオントランジスタＱ１５ ＋ Ｑｌ？の■、Ｅ（ベー
ス・エミッタ間電圧）だけ降下したＩＢｌ−ｖＢｏｌな
る電圧が、Ｅ点及びＦ点に印加されていることから、Ｖ
ゆは図中Ｘで示された電位差となり、小である。正の大
信号のときには、Ｂ点電圧はυ。＋■Ｄ であり、よっ
てＥ点電圧はυｏ十ＶＤ−ｖＢＥで大きく、またＦ点電
圧は（−Ｂ＋＋ ＶＢＥ ） ｆ一定であるからｖＥＦ
は図中Ｙで示された大きな値となる。すなわち、大振幅
信号時程抵抗Ｒ１１に流れる電流は大となることを示し
ている。
、小信号の場合には、出力トランジスタＱ３ ＋ Ｑ４
のコレクタ電圧は十Ｂ１であり、差動トランジスタのう
ちオントランジスタＱ１５ ＋ Ｑｌ？の■、Ｅ（ベー
ス・エミッタ間電圧）だけ降下したＩＢｌ−ｖＢｏｌな
る電圧が、Ｅ点及びＦ点に印加されていることから、Ｖ
ゆは図中Ｘで示された電位差となり、小である。正の大
信号のときには、Ｂ点電圧はυ。＋■Ｄ であり、よっ
てＥ点電圧はυｏ十ＶＤ−ｖＢＥで大きく、またＦ点電
圧は（−Ｂ＋＋ ＶＢＥ ） ｆ一定であるからｖＥＦ
は図中Ｙで示された大きな値となる。すなわち、大振幅
信号時程抵抗Ｒ１１に流れる電流は大となることを示し
ている。
一方、トランジスタＱ１２ ＋ Ｑ１４を流れる電流は
大振幅時程それに応じて大となる必要があるが、そのた
めには、これをドライブするためのトランジスタＱ１１
ｒ Ｑ１３のベース電流すなわちトランジスタＱ１６
ｒ Ｑ１８のコレクタ電流が大きくなければならない
。この条件は、前述した抵抗ＲＩ＋を流れる電流が大振
幅時程大となって差動アンプの電流源電流が大振一時に
はそれに比例して増大することにより十分に満足され好
都合である。従って、最大振幅時にトランジスタ Ｑ１
２ ｒ Ｑ１４ を十分駆動できるだけの電流をトラン
ジスタＱ１６ ＋ Ｑ１８に流せるように抵抗Ｒ１１を
設定すればよい。その結果、小信号時には抵抗ａｌｌの
電圧降下は図のＸで示す様に小となり、抵抗Ｒ１１を流
れる電流も小となって、オントランジスタＱ１５ ｒ
Ｑ１７の電力損失を小とすることができる。
大振幅時程それに応じて大となる必要があるが、そのた
めには、これをドライブするためのトランジスタＱ１１
ｒ Ｑ１３のベース電流すなわちトランジスタＱ１６
ｒ Ｑ１８のコレクタ電流が大きくなければならない
。この条件は、前述した抵抗ＲＩ＋を流れる電流が大振
幅時程大となって差動アンプの電流源電流が大振一時に
はそれに比例して増大することにより十分に満足され好
都合である。従って、最大振幅時にトランジスタ Ｑ１
２ ｒ Ｑ１４ を十分駆動できるだけの電流をトラン
ジスタＱ１６ ＋ Ｑ１８に流せるように抵抗Ｒ１１を
設定すればよい。その結果、小信号時には抵抗ａｌｌの
電圧降下は図のＸで示す様に小となり、抵抗Ｒ１１を流
れる電流も小となって、オントランジスタＱ１５ ｒ
Ｑ１７の電力損失を小とすることができる。
仮に、正及び負側の差動アンプの各電流源を互いに独立
した定電流源を用いた場合には、最大振幅時に必要な大
なる電流値に設定する必要があシ、小信号時にはこの大
なる電流がオントランジスタＱ＋５ ＋ Ｑ１７に流れ
て電力損失が大となシネ都合となる。
した定電流源を用いた場合には、最大振幅時に必要な大
なる電流値に設定する必要があシ、小信号時にはこの大
なる電流がオントランジスタＱ＋５ ＋ Ｑ１７に流れ
て電力損失が大となシネ都合となる。
尚、上記においては、回路網５１ 、５２及び６１ 、
６２を抵抗のみで構成し、その減衰率をすべて１に等し
く設定した場合について述べているが、負帰還回路網５
２ 、６２に周波数特性をもたせても良い。この場合の
特性を高域上昇特性とすれば第２の電圧源５，６の出力
立上シが信号の急峻な立上りに追従可能となり、出力信
号の飽和現象を防止するととが可能となる。
６２を抵抗のみで構成し、その減衰率をすべて１に等し
く設定した場合について述べているが、負帰還回路網５
２ 、６２に周波数特性をもたせても良い。この場合の
特性を高域上昇特性とすれば第２の電圧源５，６の出力
立上シが信号の急峻な立上りに追従可能となり、出力信
号の飽和現象を防止するととが可能となる。
第３図は本発明の他の実施例の回路図であり、第１図と
同等部分は同一符号により示されている。
同等部分は同一符号により示されている。
本例では、低レベルの電圧源子Ｂ、を信号υ。のエンベ
ロープに応じて変化させるようにしたものであり、その
ためにエンベロープ検出器７が設けられており、このエ
ンベロープ検出出力に応じたレベルの電圧が電源上Ｂ、
から出力される。
ロープに応じて変化させるようにしたものであり、その
ためにエンベロープ検出器７が設けられており、このエ
ンベロープ検出出力に応じたレベルの電圧が電源上Ｂ、
から出力される。
従って、出力信号レベルが急変しない限りエンベロープ
に応じた電圧十Ｂ１が出力トランジスタＱ３ ＋ Ｑ４
のコレクタへ給電される。出力信号レベルが急変して増
大すると、エンベロープ検出器７はその犬なる時定数の
ために追従できず、第２の電圧源５，６が動作して信号
Ｖ。のレベルに応じて急激に変化する電圧１υｏ＋ｖｚ
ｌが出力トランジスタＱ３ ＋ Ｑ４のコレクタへ給電
されることになる。
に応じた電圧十Ｂ１が出力トランジスタＱ３ ＋ Ｑ４
のコレクタへ給電される。出力信号レベルが急変して増
大すると、エンベロープ検出器７はその犬なる時定数の
ために追従できず、第２の電圧源５，６が動作して信号
Ｖ。のレベルに応じて急激に変化する電圧１υｏ＋ｖｚ
ｌが出力トランジスタＱ３ ＋ Ｑ４のコレクタへ給電
されることになる。
このように本発明によれば、電力増幅段の電力損失を少
に維持しつつかつ電源供給回路の電力損失をも少とする
ものであるから電力増幅器全体の電力効率が著しく向上
する。
に維持しつつかつ電源供給回路の電力損失をも少とする
ものであるから電力増幅器全体の電力効率が著しく向上
する。
Ｗ７ＩＪ１図は本発明の実施例回路図、第２図は第１図
の回路の各部波形図、第３図は本発明の他の実施例の回
路図である。 主要部分の符号の説明 ４・・・・・・・・・出力パワ一段 ５．６・・・・・・第２の電圧源 Ｑ１５〜Ｑ１ｇ・・・差動トランジスタＲ１１・・・・
・・・・・電流源抵抗 出願人 パイオニア株式会社 代理人 弁理士 藤 村 元 彦
の回路の各部波形図、第３図は本発明の他の実施例の回
路図である。 主要部分の符号の説明 ４・・・・・・・・・出力パワ一段 ５．６・・・・・・第２の電圧源 Ｑ１５〜Ｑ１ｇ・・・差動トランジスタＲ１１・・・・
・・・・・電流源抵抗 出願人 パイオニア株式会社 代理人 弁理士 藤 村 元 彦
Claims (1)
- 出力増幅素子の給電端子へ電源を供給する第１の電圧源
と、前記第１の電圧源の電圧と増幅出力信号レベルに応
じた電圧との各絶対値レベルを比較して後者の電圧レベ
ルが大なるときに前記第１の電圧源の電圧に代えて前記
後者の電圧を前記給電端子へ供給する第２の電圧源とを
含み、これら第１及び第２の電圧源が正負対称形式構成
とされており、前記第２の電圧源はレベル比較のための
差動アンプを有し、これら正及び負側の差動アンプの差
動トランジスタの被制御電極共通端同士が抵抗素子によ
シ接続されていることを特徴とするブツシュプル増幅器
の電源供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204187A JPS58105607A (ja) | 1981-12-17 | 1981-12-17 | プツシユプル増幅器の電源供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204187A JPS58105607A (ja) | 1981-12-17 | 1981-12-17 | プツシユプル増幅器の電源供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58105607A true JPS58105607A (ja) | 1983-06-23 |
Family
ID=16486271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204187A Pending JPS58105607A (ja) | 1981-12-17 | 1981-12-17 | プツシユプル増幅器の電源供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105607A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5657316A (en) * | 1979-10-16 | 1981-05-19 | Nippon Gakki Seizo Kk | Electric power amplifier |
| JPS56110310A (en) * | 1980-02-05 | 1981-09-01 | Victor Co Of Japan Ltd | Amplifying circuit |
-
1981
- 1981-12-17 JP JP56204187A patent/JPS58105607A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5657316A (en) * | 1979-10-16 | 1981-05-19 | Nippon Gakki Seizo Kk | Electric power amplifier |
| JPS56110310A (en) * | 1980-02-05 | 1981-09-01 | Victor Co Of Japan Ltd | Amplifying circuit |
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