JPS5810103U - 交直両用入力インタ−フエイス回路 - Google Patents

交直両用入力インタ−フエイス回路

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Publication number
JPS5810103U
JPS5810103U JP10327981U JP10327981U JPS5810103U JP S5810103 U JPS5810103 U JP S5810103U JP 10327981 U JP10327981 U JP 10327981U JP 10327981 U JP10327981 U JP 10327981U JP S5810103 U JPS5810103 U JP S5810103U
Authority
JP
Japan
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circuit
signal
output
input interface
voltage
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Pending
Application number
JP10327981U
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English (en)
Inventor
卓 加藤
Original Assignee
オムロン株式会社
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Publication date
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Priority to JP10327981U priority Critical patent/JPS5810103U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は、従来の交直両用入力インターフェイス回路を
示す回路図、第２図は、本考案に係わる交直両用入力イ
ンターフェイス回路を示す回路図である。 １．２・・・・・・入力端子、９，１０・・・・・・平
滑回路、１１・・・・・・２値化回路、１２・・・・・
・全波整流回路、１４．１５・・・・・・フォトカプラ
、１６・・・・・・トランジスタ、１７．　１８．　１
９・・・・・・定電圧回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 交流または直流信号電圧が印加される入力端子と、前記
    入力端子間に介挿された全波整流回路と、前記全波整流
    回路の出力が動作電源として供給され、かつ負荷として
    フォトカプラの発光素子を有するトラレジスタと、前記
    トランジスタのベース・エミッタ間に一定直流電圧を供
    給する定電圧回路と、前記フォトカプラの受光素子の出
    力を平・滑する平滑回路と、この平滑回路の出力を２値
    化してロジックレベル信号を得る２値化回路とを具備す
    ることを特徴とする交直両用入力インターフェイス回路
    。
JP10327981U 1981-07-11 1981-07-11 交直両用入力インタ−フエイス回路 Pending JPS5810103U (ja)

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JPS5810103U true JPS5810103U (ja) 1983-01-22

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