JPH1197994A - Driving circuit for mos gate type element - Google Patents
Driving circuit for mos gate type elementInfo
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- JPH1197994A JPH1197994A JP9254417A JP25441797A JPH1197994A JP H1197994 A JPH1197994 A JP H1197994A JP 9254417 A JP9254417 A JP 9254417A JP 25441797 A JP25441797 A JP 25441797A JP H1197994 A JPH1197994 A JP H1197994A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体電力変換
器の主回路を構成するＩＧＢＴ，パワーＭＯＳＦＥＴな
どのＭＯＳゲート形素子の駆動回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving circuit for a MOS gate element such as an IGBT or a power MOSFET which constitutes a main circuit of a semiconductor power converter.
【０００２】[0002]
【従来の技術】半導体電力変換器（以下、単に電力変換
器と称する）においては、近年、種々の法的規制から該
電力変換器を構成する前記ＭＯＳゲート形素子のスイッ
チング動作に伴って発生するノイズを低減させることが
求められている。図５はこの種の電力変換器の従来例を
示す回路構成図である。2. Description of the Related Art In recent years, in a semiconductor power converter (hereinafter, simply referred to as a power converter), the power generation occurs due to a switching operation of the MOS gate type element constituting the power converter due to various legal regulations. There is a need to reduce noise. FIG. 5 is a circuit diagram showing a conventional example of this type of power converter.
【０００３】図５において、１はこの電力変換器のＭＯ
Ｓゲート形素子としてのＩＧＢＴ、２は誘導性負荷、３
は誘導性負荷２の環流ダイオードを示し、主回路電源
（ＶM）からＩＧＢＴ１のオン・オフに基づいて誘導性
負荷２に電力が供給され、ＩＧＢＴ１がオフしたときの
誘導性負荷２の電流は環流ダイオード３に流れる。この
ＩＧＢＴ１をオン・オフさせる駆動回路１０には、図示
の駆動回路電源（ＶDD）とＩＧＢＴ１のエミッタ端子と
の間に直列接続されるＰチャネルのＭＯＳＦＥＴ１１及
びＮチャネルのＭＯＳＦＥＴ１２と、ＮチャネルのＭＯ
ＳＦＥＴ１３と、駆動信号に基づいてＭＯＳＦＥＴ１１
〜１３を制御するバッファ素子１５，１６、アンド素子
１７、比較器１８からなる制御回路１４とを備えてい
る。In FIG. 5, reference numeral 1 denotes an MO of this power converter.
IGBT as an S-gate type element, 2 is an inductive load, 3
Denotes a freewheeling diode of the inductive load 2, and power is supplied from the main circuit power supply (V M ) to the inductive load 2 based on ON / OFF of the IGBT 1, and the current of the inductive load 2 when the IGBT 1 is turned off is It flows to the freewheeling diode 3. The drive circuit 10 for turning on / off the IGBT 1 includes a P-channel MOSFET 11 and an N-channel MOSFET 12 connected in series between the illustrated drive circuit power supply (V DD ) and the emitter terminal of the IGBT 1, and an N-channel MO.
SFET 13 and MOSFET 11 based on the drive signal
, A control circuit 14 including buffer elements 15 and 16, an AND element 17, and a comparator 18.
【０００４】図５に示した駆動回路１０の動作を、図６
（Ａ，Ｂ）に示す動作波形図を参照しつつ、以下に説明
する。図６（Ａ）はＩＧＢＴ１のスイッチング動作に伴
うノイズを抑制するために、ＭＯＳＦＥＴ１１，１２の
オン抵抗が比較的大きい素子を選定したときの動作波形
を示し、ＩＧＢＴ１のターンオン時には、図示の如くＩ
ＧＢＴ１のゲート電圧ＶGEのｄＶ／ｄｔを小さくするこ
とにより、ＩＧＢＴ１のコレクタ電流ＩC （図示の太実
線）及びコレクタ−エミッタ電圧ＶCE（図示の細実線）
の変化を緩やかにしている。[0006] The operation of the driving circuit 10 shown in FIG.
This will be described below with reference to the operation waveform diagrams shown in (A, B). FIG. 6A shows an operation waveform when an element having a relatively large on-resistance of the MOSFETs 11 and 12 is selected in order to suppress noise accompanying the switching operation of the IGBT 1.
By reducing the dV / dt of the gate voltage V GE of the GBT 1, the collector current I C (the thick solid line shown) and the collector-emitter voltage V CE (the thin solid line shown) of the IGBT 1 are obtained.
The change is slow.
【０００５】同様に、図６（Ａ）において、ＩＧＢＴ１
のターンオフ時には図示の如くＩＧＢＴ１のゲート電圧
ＶGEのｄＶ／ｄｔを小さくして、ＩＧＢＴ１のコレクタ
電流ＩC 及びコレクタ−エミッタ電圧（ＶCE）の変化を
緩やかにしている。一方、図６（Ｂ）は、ＩＧＢＴ１の
スイッチング動作を速くするために、ＭＯＳＦＥＴ１
１，１２のオン抵抗が比較的小さい素子を選定したとき
の動作波形を示し、ＩＧＢＴ１のターンオン時には図示
の如くＩＧＢＴ１のゲート電圧ＶGEのｄＶ／ｄｔを大き
くして、ＩＧＢＴ１のコレクタ電流ＩC （図示の太実
線）及びコレクタ−エミッタ電圧ＶCE（図示の細実線）
の変化を速くしているが、その結果、ＩＧＢＴ１のター
ンオン中に図示の如くコレクタ電流ＩC に振動現象が発
生し、この振動とＩＧＢＴ１のＩC およびＶCEの変化と
がノイズ源となる。[0005] Similarly, in FIG.
During the turn-off of the IGBT 1, as shown in the figure, dV / dt of the gate voltage V GE of the IGBT 1 is reduced, and changes in the collector current I C and the collector-emitter voltage (V CE ) of the IGBT 1 are moderated. On the other hand, FIG. 6 (B) shows MOSFET1 to speed up the switching operation of IGBT1.
Shows operation waveforms when the ON resistance of 1,12 was chosen relatively small element, at the time of turn-on of IGBT1 to increase the dV / dt of the gate voltage V GE of IGBT1 As illustrated, IGBT1 the collector current I C ( Thick solid line shown) and collector-emitter voltage V CE (thin solid line shown)
As a result, during the turn-on of the IGBT 1, an oscillating phenomenon occurs in the collector current I C as shown in the figure, and this oscillation and changes in I C and V CE of the IGBT 1 become noise sources.
【０００６】同様に、図６（Ｂ）において、ＩＧＢＴ１
のターンオフ時には、図示の如くＩＧＢＴ１のゲート電
圧ＶGEのｄＶ／ｄｔを大きくして、ＩＧＢＴ１のコレク
タ電流ＩC 及びコレクタ−エミッタ電圧ＶCEの変化を速
くしているが、その結果、ＩＧＢＴ１のターンオフ中に
図示の如くコレクタ−エミッタ電圧ＶCEに振動現象が発
生し、この振動とＩＧＢＴ１のＩC およびＶCEの変化と
がノイズ源となる。Similarly, in FIG. 6B, the IGBT 1
Of the time of turn-off, to increase the dV / dt of the gate voltage V GE of as shown IGBT1, the collector current I C and the collector of IGBT1 - although faster the change in emitter voltage V CE, resulting turn-off of IGBT1 As shown in the drawing, an oscillation phenomenon occurs in the collector-emitter voltage V CE , and this oscillation and changes in I C and V CE of the IGBT 1 become noise sources.
【０００７】なお、図５に示した比較器１８は、駆動信
号が変化してゲート電圧ＶGEがＶG2まで下降すると動作
をし（図６（Ａ，Ｂ）参照）、その結果、アンド素子１
７を介してＭＯＳＦＥＴ１３がオンしてゲート電圧ＶGE
の下降を速め、ＩＧＢＴ１のターンオフ時間を短縮して
オフ保持するために供されている。また、ＩＧＢＴ１が
ターンオンするときには、比較器１８の出力に関わら
ず、オン駆動信号の入力によりアンド素子１７を介して
ＭＯＳＦＥＴ１３がオフする。The comparator 18 shown in FIG. 5 operates when the drive signal changes and the gate voltage V GE falls to V G2 (see FIGS. 6A and 6B). 1
7, the MOSFET 13 is turned on and the gate voltage V GE
Of the IGBT 1 is shortened, the turn-off time of the IGBT 1 is shortened, and the IGBT 1 is kept off. Further, when the IGBT 1 is turned on, the MOSFET 13 is turned off via the AND element 17 by the input of the on drive signal regardless of the output of the comparator 18.
【０００８】[0008]
【発明が解決しようとする課題】上述の如く従来の駆動
回路１０では、ＩＧＢＴ１のスイッチング動作に伴うノ
イズを抑制するために、ＭＯＳＦＥＴ１１，１２のオン
抵抗が比較的大きい素子を選定している。その結果、駆
動信号が変化し、ゲート電圧ＶGEがＶG1まで上昇してＩ
ＧＢＴ１がターンオンを開始するまでの時間（図６
（Ａ）のＴ1 ）が図６（Ｂ）のＴ3 に比して長くなり、
同様に、駆動信号が変化してＩＧＢＴ１がターンオフを
開始するまでの時間（図６（Ａ）のＴ2 ）が図６（Ｂ）
のＴ4 に比して長くなるという難点があった。As described above, in the conventional drive circuit 10, in order to suppress the noise accompanying the switching operation of the IGBT 1, an element having a relatively large on-resistance of the MOSFETs 11 and 12 is selected. As a result, the drive signal changes, the gate voltage V GE rises to V G1 and I
The time until GBT1 starts to turn on (FIG. 6)
(A) T 1 ) is longer than T 3 in FIG.
Similarly, the time (T 2 in FIG. 6A) until the drive signal changes and the IGBT 1 starts turning off is shown in FIG. 6B.
There is a drawback that it becomes longer than the of T 4.
【０００９】この発明の目的は上記問題点を解決し、電
力変換器の主回路を構成するＭＯＳゲート形素子のター
ンオン時間・ターンオフ時間の双方、又はターンオン若
しくはターンオフのいずれか一方の時間を短くしつつ、
該ＭＯＳゲート形素子のスイッチング動作に伴うノイズ
を抑制する駆動回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems and to shorten both the turn-on time and the turn-off time, or one of the turn-on and turn-off times, of a MOS gate element constituting a main circuit of a power converter. While
It is an object of the present invention to provide a drive circuit that suppresses noise accompanying the switching operation of the MOS gate element.
【００１０】[0010]
【課題を解決するための手段】この第１の発明は、半導
体電力変換器の主回路を構成するＭＯＳゲート形素子の
駆動回路であって、該駆動回路には第１トランジスタと
第２トランジスタと第３トランジスタと第４トランジス
タと制御回路とを備え、前記駆動回路の電源の一端と前
記ＭＯＳゲート形素子のソース端子又はエミッタ端子と
の間に、第１トランジスタと第２トランジスタとを直列
に接続すると共に、第３トランジスタと第４トランジス
タとを直列に接続し、第１トランジスタと第２トランジ
スタの接続点と、第３トランジスタと第４トランジスタ
の接続点と、前記ＭＯＳゲート形素子のゲート端子とを
接続し、前記制御回路は入力される駆動信号に基づいて
第１トランジスタと第２トランジスタとを交互にオン・
オフさせ、第１トランジスタをオンさせた時から所定の
期間のみ所定の振幅で第３トランジスタをオンさせ、第
２トランジスタをオンさせた時から所定の期間及び第２
トランジスタをオンさせたことに基づいて前記ＭＯＳゲ
ート形素子のゲート電圧が所定の値以下になったときに
第４トランジスタをオンさせるものとする。According to a first aspect of the present invention, there is provided a driving circuit for a MOS gate element constituting a main circuit of a semiconductor power converter, wherein the driving circuit includes a first transistor and a second transistor. A third transistor, a fourth transistor, and a control circuit, wherein the first transistor and the second transistor are connected in series between one end of a power supply of the drive circuit and a source terminal or an emitter terminal of the MOS gate element; And a third transistor and a fourth transistor are connected in series, a connection point between the first transistor and the second transistor, a connection point between the third transistor and the fourth transistor, and a gate terminal of the MOS gate element. And the control circuit turns on / off the first transistor and the second transistor alternately based on the input drive signal.
The first transistor is turned off, the third transistor is turned on with a predetermined amplitude only for a predetermined period from the time when the first transistor is turned on, and the second transistor is turned on for a predetermined period from the time when the second transistor is turned on.
The fourth transistor is turned on when the gate voltage of the MOS gate-type element falls below a predetermined value based on turning on the transistor.
【００１１】また第２の発明は、半導体電力変換器の主
回路を構成するＭＯＳゲート形素子の駆動回路であっ
て、該駆動回路には第１トランジスタと第２トランジス
タと第３トランジスタと制御回路とを備え、前記駆動回
路の電源の一端と前記ＭＯＳゲート形素子のソース端子
又はエミッタ端子との間に、第１トランジスタと第２ト
ランジスタとを直列に接続し、第１トランジスタと第２
トランジスタの接続点と前記ＭＯＳゲート形素子のゲー
ト端子とを接続し、第１トランジスタの両端に第３トラ
ンジスタを並列接続し、前記制御回路は入力される駆動
信号に基づいて第１トランジスタと第２トランジスタと
を交互にオン・オフさせ、第１トランジスタをオンさせ
た時から所定の期間のみ所定の振幅で第３トランジスタ
をオンさせるものとする。According to a second aspect of the present invention, there is provided a driving circuit for a MOS gate element constituting a main circuit of a semiconductor power converter, wherein the driving circuit includes a first transistor, a second transistor, a third transistor, and a control circuit. A first transistor and a second transistor are connected in series between one end of a power supply of the drive circuit and a source terminal or an emitter terminal of the MOS gate type element, and the first transistor and the second transistor are connected to each other.
A connection point of the transistor is connected to a gate terminal of the MOS gate type element, and a third transistor is connected in parallel to both ends of the first transistor. The third transistor is turned on and off alternately, and the third transistor is turned on with a predetermined amplitude only for a predetermined period from the time when the first transistor is turned on.
【００１２】さらに第３の発明は、半導体電力変換器の
主回路を構成するＭＯＳゲート形素子の駆動回路であっ
て、該駆動回路には第１トランジスタと第２トランジス
タと第３トランジスタと制御回路とを備え、前記駆動回
路の電源の一端と前記ＭＯＳゲート形素子のソース端子
又はエミッタ端子との間に、第１トランジスタと第２ト
ランジスタとを直列に接続し、第１トランジスタと第２
トランジスタの接続点と前記ＭＯＳゲート形素子のゲー
ト端子とを接続し、第２トランジスタの両端に第３トラ
ンジスタを並列接続し、前記制御回路は入力される駆動
信号に基づいて第１トランジスタと第２トランジスタと
を交互にオン・オフさせ、第２トランジスタをオンさせ
た時から所定の期間及び第２トランジスタをオンさせた
ことに基づいて前記ＭＯＳゲート形素子のゲート電圧が
所定の値以下になったときに第３トランジスタをオンさ
せるものとする。A third aspect of the present invention is a drive circuit for a MOS gate element constituting a main circuit of a semiconductor power converter, the drive circuit comprising a first transistor, a second transistor, a third transistor, and a control circuit. A first transistor and a second transistor are connected in series between one end of a power supply of the drive circuit and a source terminal or an emitter terminal of the MOS gate type element, and the first transistor and the second transistor are connected to each other.
A connection point of the transistor is connected to a gate terminal of the MOS gate element, a third transistor is connected in parallel to both ends of the second transistor, and the control circuit is configured to control the first transistor and the second transistor based on an input drive signal The transistor and the transistor are alternately turned on and off, and the gate voltage of the MOS gate type element has become equal to or less than a predetermined value based on turning on the second transistor for a predetermined period from turning on the second transistor. Sometimes, the third transistor is turned on.
【００１３】この発明によれば、後述の如く、電力変換
器の主回路を構成するＭＯＳゲート形素子のターンオン
時間・ターンオフ時間の双方、又はターンオン若しくは
ターンオフのいずれか一方の時間を短くしつつ、該ＭＯ
Ｓゲート形素子のスイッチング動作に伴うノイズを抑制
することができる。According to the present invention, as will be described later, both the turn-on time and the turn-off time of the MOS gate element constituting the main circuit of the power converter, or one of the turn-on time and the turn-off time, is shortened. The MO
Noise associated with the switching operation of the S-gate element can be suppressed.
【００１４】[0014]
【発明の実施の形態】図１は、この発明の第１の実施例
を示す電力変換器の回路構成図であり、図５に示した従
来例回路と同一機能を有するものには同一符号を付して
いる。すなわち図１において、ＩＧＢＴ１の駆動回路２
０には第１トランジスタとしてのＰチャネルのＭＯＳＦ
ＥＴ２１と、第２トランジスタとしてのＮチャネルのＭ
ＯＳＦＥＴ２２と、第３トランジスタとしてのＮチャネ
ルのＭＯＳＦＥＴ２３と、第４トランジスタとしてのＮ
チャネルのＭＯＳＦＥＴ２４と、制御回路２５とを備え
ている。この制御回路２５はバッファ素子２６，２７と
反転素子２８と入力される信号の立ち上がり時に所定の
時間動作するワンショット回路２９，３０と比較器３１
とアンド素子３２とオア素子３３とから構成されてい
る。FIG. 1 is a circuit diagram of a power converter according to a first embodiment of the present invention. Components having the same functions as those of the conventional circuit shown in FIG. It is attached. That is, in FIG. 1, the driving circuit 2 of the IGBT 1
0 is a P-channel MOSF as a first transistor
ET21 and N-channel M as the second transistor
OSFET 22, N-channel MOSFET 23 as a third transistor, and N-channel MOSFET 23 as a fourth transistor
A channel MOSFET 24 and a control circuit 25 are provided. The control circuit 25 includes one-shot circuits 29 and 30 that operate for a predetermined time at the time of rising of a signal input to the buffer elements 26 and 27 and the inverting element 28, and a comparator 31.
And an AND element 32 and an OR element 33.
【００１５】図１に示した駆動回路２０の動作を、図２
に示す動作波形図を参照しつつ、以下に説明する。な
お、図２の動作波形を具現するためのＭＯＳＦＥＴ２１
〜２４の選定条件として、ＭＯＳＦＥＴ２１，２２はオ
ン抵抗の比較的大きい素子とし、ＭＯＳＦＥＴ２３，２
４はオン抵抗の比較的小さい素子としている。The operation of the driving circuit 20 shown in FIG.
This will be described below with reference to the operation waveform diagram shown in FIG. In addition, the MOSFET 21 for realizing the operation waveform of FIG.
24 to 24, the MOSFETs 21 and 22 are elements having a relatively large on-resistance.
Reference numeral 4 denotes an element having a relatively low on-resistance.
【００１６】先ず、駆動信号（図２（イ）参照）が図示
の如くＨｉｇｈからＬｏｗに変化してＩＧＢＴ１にオン
指令が発せられると、バッファ素子２６（図２（ロ）参
照）によりＭＯＳＦＥＴ２１がオン状態となり、ワンシ
ョット回路２９（図２（ハ）参照）によりＭＯＳＦＥＴ
２３も振幅ＶH のゲート電圧でオン状態となり、その結
果、ＩＧＢＴ１のゲート電圧ＶGE（図２（ホ）参照）は
急速に立ち上がり、ＩＧＢＴ１の閾値ＶG1を超えて平坦
期間（ＩＧＢＴ１のミラー容量充電期間）に入りつつ、
ＩＧＢＴ１がターンオン動作を開始する。First, when the drive signal (see FIG. 2A) changes from High to Low as shown and an ON command is issued to the IGBT 1, the MOSFET 21 is turned on by the buffer element 26 (see FIG. 2B). State, and the one-shot circuit 29 (see FIG.
23 is also turned on by the gate voltage having the amplitude V H , and as a result, the gate voltage V GE of the IGBT 1 (see FIG. 2E) rapidly rises, exceeds the threshold V G1 of the IGBT 1, and reaches a flat period (the mirror capacitance of the IGBT 1). Charging period),
The IGBT 1 starts a turn-on operation.
【００１７】このミラー容量充電期間は、ワンショット
回路２９の時限Ｔ2 を、図示の如くＴ1 より若干大きく
設定し、振幅ＶH はＩＧＢＴ１の閾値ＶG1を超えない値
に設定することにより、Ｔ1 の間のゲート容量充電にＭ
ＯＳＦＥＴ２１，２３が寄与してこの時間の短縮が図ら
れ、その後、ＩＧＢＴ１のゲート電圧がＶG1に近づくに
つれてＭＯＳＦＥＴ２３のゲート・ソース電圧はＭＯＳ
ＦＥＴ２３の閾値に近づきオフするため、ＩＧＢＴ１の
ゲート電圧がＶG1以上の領域ではＭＯＳＦＥＴ２１のみ
がオン状態となり、その結果、図示の如くＩＧＢＴ１の
ゲート電圧ＶGEのｄＶ／ｄｔが小さくなり、ＩＧＢＴ１
のコレクタ電流ＩC （図２（ト）の太実線）及びコレク
タ−エミッタ電圧ＶCE（図２（ト）の細実線）の変化が
緩やかになる。[0017] The Miller capacitance charging period, the time period T 2 of the one-shot circuit 29, and slightly larger than the T 1 as shown, the amplitude V H by setting to a value that does not exceed the threshold value V G1 of IGBT 1, M to charge the gate capacitance during T 1
OSFET21,23 is achieved is shortened this time to contribute, then the gate-source voltage of the MOSFET23 as the gate voltage of the IGBT1 approaches V G1 is MOS
Since the FET 23 approaches the threshold value and turns off, only the MOSFET 21 is turned on in a region where the gate voltage of the IGBT 1 is equal to or higher than V G1 . As a result, the dV / dt of the gate voltage V GE of the IGBT 1 decreases as shown in FIG.
Of the collector current I C (thick solid line in FIG. 2G) and the collector-emitter voltage V CE (thin solid line in FIG. 2G).
【００１８】次に、駆動信号（図２（イ）参照）が図示
の如くＬｏｗからＨｉｇｈ変化してＩＧＢＴ１にオフ指
令が発せられると、バッファ素子２７（図２（ロ）参
照）によりＭＯＳＦＥＴ２２がオン状態となり、ワンシ
ョット回路３０とオア素子３３（図２（ニ）参照）とに
よりＭＯＳＦＥＴ２４もオン状態となり、その結果、Ｉ
ＧＢＴ１のゲート電圧ＶGE（図２（ホ）参照）は急速に
立ち下がり、平坦期間（ＩＧＢＴ１のミラー容量放電期
間）を若干残しつつ、ＩＧＢＴ１がターンオフ動作を開
始する。Next, when the drive signal (see FIG. 2A) changes from low to high as shown in the figure and an off command is issued to the IGBT 1, the MOSFET 22 is turned on by the buffer element 27 (see FIG. 2b). And the MOSFET 24 is turned on by the one-shot circuit 30 and the OR element 33 (see FIG. 2D).
The gate voltage V GE of the GBT 1 (see FIG. 2E) rapidly falls, and the IGBT 1 starts a turn-off operation while slightly leaving a flat period (a mirror capacitance discharging period of the IGBT 1).
【００１９】このミラー容量放電期間は、ワンショット
回路３０の時限Ｔ3 を図示の如く設定することにより短
縮することができ、ワンショット回路３０の時限Ｔ3 に
達した後は、一旦ＭＯＳＦＥＴ２２のみがオン状態とな
り、その結果、図示の如くＩＧＢＴ１のゲート電圧ＶGE
のｄＶ／ｄｔが小さくなり、ＩＧＢＴ１のコレクタ電流
ＩC （図２（ト）の太実線）及びコレクタ−エミッタ電
圧ＶCE（図２（ト）の細実線）の変化が緩やかになる。[0019] The Miller capacitance discharge period can be shortened by setting as a timed T 3 of the one-shot circuit 30 shown, after reaching a time period T 3 of the one-shot circuit 30 is once MOSFET22 only As a result, the gate voltage V GE of the IGBT 1 is turned on as shown in FIG.
DV / dt becomes small, and changes in the collector current I C of the IGBT 1 (thick solid line in FIG. 2 (g)) and the collector-emitter voltage V CE (thin solid line in FIG. 2 (g)) become gentle.
【００２０】なお、図１に示した比較器３１は、駆動信
号が変化してゲート電圧ＶGEがＶG2まで下降すると動作
をし（図２（ホ参照）、その結果、アンド素子３２とオ
ア素子３３とを介して、再度ＭＯＳＦＥＴ２４がオンし
てゲート電圧ＶGEの下降を速め、ＩＧＢＴ１のターンオ
フ時間を短縮してオフ保持するために供されている。ま
た、ＩＧＢＴ１がターンオンするときには、比較器３１
の出力に関わらず、オン駆動信号の入力により、アンド
素子３２とオア素子３３とを介してＭＯＳＦＥＴ２３が
オフする。The comparator 31 shown in FIG. 1 operates when the drive signal changes and the gate voltage V GE falls to V G2 (see FIG. 2 (e)). As a result, the AND element 32 and the OR via the elements 33, accelerate the lowering of the gate voltage V GE and MOSFET24 again turned on, has been put to oFF hold by shortening the turn-off time of the IGBT1. also, when IGBT1 turns, the comparator 31
, The MOSFET 23 is turned off via the AND element 32 and the OR element 33 by the input of the ON drive signal.
【００２１】図３は、この発明の第２の実施例を示す電
力変換器の回路構成図であり、図１に示した第１の実施
例回路と同一機能を有するものには同一符号を付してい
る。すなわち図３において、ＩＧＢＴ１の駆動回路４０
には第１トランジスタとしてのＰチャネルのＭＯＳＦＥ
Ｔ２１と、第２トランジスタとしてのＮチャネルのＭＯ
ＳＦＥＴ２２と、第３トランジスタとしてのＮチャネル
のＭＯＳＦＥＴ４１と、制御回路４２とを備えている。
この制御回路４２はバッファ素子２６，４３と反転素子
２８とワンショット回路２９とから構成されている。な
お、ＭＯＳＦＥＴ４１のオン抵抗は比較的小さい値又は
一般的な値のものが選定される。 この駆動回路４０で
は、図２の左半面の動作波形と同様にＩＧＢＴ１のター
ンオン動作は緩やかにし、ターンオフ動作はより速く行
うようにしている。例えば図示しないインバータなどの
電力変換器において、ＭＯＳゲート形素子と逆並列され
たダイオードの逆回復時のノイズをより低減するときに
好適である。FIG. 3 is a circuit diagram of a power converter according to a second embodiment of the present invention. Components having the same functions as those of the circuit of the first embodiment shown in FIG. doing. That is, in FIG. 3, the drive circuit 40 of the IGBT 1
Is a P-channel MOSFE as a first transistor
T21 and N-channel MO as the second transistor
An SFET 22, an N-channel MOSFET 41 as a third transistor, and a control circuit 42 are provided.
The control circuit 42 includes buffer elements 26 and 43, an inversion element 28, and a one-shot circuit 29. The ON resistance of the MOSFET 41 is selected to have a relatively small value or a general value. In the drive circuit 40, the turn-on operation of the IGBT 1 is made gentle and the turn-off operation is performed more quickly, similarly to the operation waveform on the left half surface of FIG. For example, in a power converter such as an inverter (not shown), it is suitable for further reducing the noise at the time of reverse recovery of a diode in antiparallel with a MOS gate element.
【００２２】図４は、この発明の第３の実施例を示す電
力変換器の回路構成図であり、図１に示した第１の実施
例回路と同一機能を有するものには同一符号を付してい
る。すなわち図４において、ＩＧＢＴ１の駆動回路５０
には第１トランジスタとしてのＰチャネルのＭＯＳＦＥ
Ｔ５１と、第２トランジスタとしてのＮチャネルのＭＯ
ＳＦＥＴ２２と、第３トランジスタとしてのＮチャネル
のＭＯＳＦＥＴ２４と、制御回路５２とを備えている。
この制御回路５２はバッファ素子２７，５３と、ワンシ
ョット回路３０と、比較器３１と、アンド素子３２と、
オア素子３３とから構成されている。なお、ＭＯＳＦＥ
Ｔ５１のオン抵抗は比較的小さい値又は一般的な値のも
のが選定される。FIG. 4 is a circuit configuration diagram of a power converter according to a third embodiment of the present invention. Components having the same functions as those of the circuit of the first embodiment shown in FIG. doing. That is, in FIG. 4, the driving circuit 50 of the IGBT 1
Is a P-channel MOSFE as a first transistor
T51 and an N-channel MO as the second transistor
An SFET 22, an N-channel MOSFET 24 as a third transistor, and a control circuit 52 are provided.
The control circuit 52 includes buffer elements 27 and 53, a one-shot circuit 30, a comparator 31, an AND element 32,
And an OR element 33. In addition, MOSFE
A relatively small value or a general value is selected as the on-resistance of T51.
【００２３】この駆動回路５０では、図２の右半面の動
作波形と同様にＩＧＢＴ１のターンオフ動作は緩やかに
し、ターンオン動作はより速く行うようにしている。例
えばＭＯＳゲート形素子のターンオフのみをより緩やか
にしたい用途に好適である。In the drive circuit 50, the turn-off operation of the IGBT 1 is made gentle and the turn-on operation is performed more quickly, similarly to the operation waveform on the right half surface of FIG. For example, it is suitable for applications in which only the turn-off of a MOS gate type element is desired to be more gentle.
【００２４】[0024]
【発明の効果】この発明によれば、インバータ，スイッ
チングレギュレータなどの電力変換器の主回路を構成す
るＭＯＳゲート形素子のターンオン時間・ターンオフ時
間の双方、又はターンオン若しくはターンオフのいずれ
か一方の時間を短くしつつ、該ＭＯＳゲート形素子のス
イッチング動作に伴うノイズを抑制することができる。According to the present invention, both the turn-on time and the turn-off time, or one of the turn-on time and the turn-off time, of the MOS gate element constituting the main circuit of the power converter such as the inverter and the switching regulator can be reduced. The noise associated with the switching operation of the MOS gate type element can be suppressed while shortening the length.
【図１】この発明の第１の実施例を示す回路構成図FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】図１の動作を説明する波形図FIG. 2 is a waveform chart illustrating the operation of FIG.
【図３】この発明の第２の実施例を示す回路構成図FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
【図４】この発明の第３の実施例を示す回路構成図FIG. 4 is a circuit diagram showing a third embodiment of the present invention.
【図５】従来例を示す回路構成図FIG. 5 is a circuit diagram showing a conventional example.
【図６】図５の動作を説明する波形図FIG. 6 is a waveform chart for explaining the operation of FIG. 5;
１…ＩＧＢＴ、２…誘導性負荷、３…環流ダイオード、
１０，２０，４０，５０…駆動回路、１１〜１３，２１
〜２４，４１，５１…ＭＯＳＦＥＴ、１４，２５，４
２，５２…制御回路。1 IGBT, 2 inductive load, 3 freewheeling diode,
10, 20, 40, 50... Drive circuit, 11 to 13, 21
~ 24,41,51 ... MOSFET, 14,25,4
2, 52 ... control circuit.
【手続補正書】[Procedure amendment]
【提出日】平成１０年７月２１日[Submission date] July 21, 1998
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項２[Correction target item name] Claim 2
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１７[Correction target item name] 0017
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１７】このミラー容量充電期間は、ワンショット
回路２９の時限Ｔ2 を、図示の如くＴ1 より若干大きく
設定し、振幅ＶH はＩＧＢＴ１の閾値ＶG1を超えない値
に設定することにより、Ｔ1 の間のゲート容量充電にＭ
ＯＳＦＥＴ２１，２３が寄与してこの時間の短縮が図ら
れ、その後、ＩＧＢＴ１のゲート電圧がＶG1に近づくに
つれてＭＯＳＦＥＴ２３のゲート・ソース間電圧はＭＯ
ＳＦＥＴ２３の閾値に近づきオフするため、ＩＧＢＴ１
のゲート電圧がＶG1以上の領域ではＭＯＳＦＥＴ２１の
みがオン状態となり、その結果、図示の如くＩＧＢＴ１
のゲート電圧Ｖ GEのｄＶ／ｄｔが小さくなり、ＩＧＢＴ
１のコレクタ電流ＩC （図２（ト）の太実線）及びコレ
クタ−エミッタ電圧ＶCE（図２（ト）の細実線）の変化
が緩やかになる。This mirror capacity charging period is one shot
Time T of the circuit 29TwoTo T as shown1Slightly larger
Set the amplitude VHIs the threshold V of the IGBT1G1Value not exceeding
By setting to1M to charge the gate capacity during
OSFETs 21 and 23 contribute to reduce this time.
After that, the gate voltage of the IGBT 1 becomes VG1To get closer to
The gate-source voltage of MOSFET 23 is
Since it approaches the threshold value of the SFET 23 and turns off, the IGBT 1
Gate voltage is VG1In the above region, the MOSFET 21
Is turned on, and as a result, as shown in FIG.
Gate voltage V GEDV / dt of the IGBT
1 collector current IC(Thick solid line in Fig. 2 (g)) and this
Collector-emitter voltage VCE(The thin solid line in Fig. 2 (g))
Becomes gradual.
【手続補正３】[Procedure amendment 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２０[Correction target item name] 0020
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２０】なお、図１に示した比較器３１は、駆動信
号が変化してゲート電圧ＶGEがＶG2まで下降すると動作
をし（図２（ホ）参照）、その結果、アンド素子３２と
オア素子３３とを介して、再度ＭＯＳＦＥＴ２４がオン
してゲート電圧ＶGEの下降を速め、ＩＧＢＴ１のターン
オフ時間を短縮してオフ保持するために供されている。
また、ＩＧＢＴ１がターンオンするときには、比較器３
１の出力に関わらず、オン駆動信号の入力により、アン
ド素子３２とオア素子３３とを介してＭＯＳＦＥＴ２４
がオフする。The comparator 31 shown in FIG. 1 operates when the drive signal changes and the gate voltage V GE falls to V G2 (see FIG. 2E). As a result, the AND element 32 and the via the OR element 33, and is accelerated lowering of the gate voltage V GE MOSFET 24 again turns on, serve to oFF hold by shortening the turn-off time of the IGBT 1.
When the IGBT 1 is turned on, the comparator 3
1 through the AND element 32 and the OR element 33,
Turns off.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２１[Correction target item name] 0021
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２１】図３は、この発明の第２の実施例を示す電
力変換器の回路構成図であり、図１に示した第１の実施
例回路と同一機能を有するものには同一符号を付してい
る。すなわち図３において、ＩＧＢＴ１の駆動回路４０
には第１トランジスタとしてのＰチャネルのＭＯＳＦＥ
Ｔ２１と、第２トランジスタとしてのＮチャネルのＭＯ
ＳＦＥＴ４１と、第３トランジスタとしてのＮチャネル
のＭＯＳＦＥＴ２３と、制御回路４２とを備えている。
この制御回路４２はバッファ素子２６，４３と反転素子
２８とワンショット回路２９とから構成されている。な
お、ＭＯＳＦＥＴ４１のオン抵抗は比較的小さい値又は
一般的な値のものが選定される。 この駆動回路４０で
は、図２の左半面の動作波形と同様にＩＧＢＴ１のター
ンオン動作は緩やかにし、ターンオフ動作はより速く行
うようにしている。例えば図示しないインバータなどの
電力変換器において、ＭＯＳゲート形素子と逆並列され
たダイオードの逆回復時のノイズをより低減するときに
好適である。FIG. 3 is a circuit diagram of a power converter according to a second embodiment of the present invention. Components having the same functions as those of the circuit of the first embodiment shown in FIG. doing. That is, in FIG. 3, the drive circuit 40 of the IGBT 1
Is a P-channel MOSFE as a first transistor
T21 and N-channel MO as the second transistor
An SFET 41, an N-channel MOSFET 23 as a third transistor, and a control circuit 42 are provided.
The control circuit 42 includes buffer elements 26 and 43, an inversion element 28, and a one-shot circuit 29. The ON resistance of the MOSFET 41 is selected to have a relatively small value or a general value. In the drive circuit 40, the turn-on operation of the IGBT 1 is made gentle and the turn-off operation is performed more quickly, similarly to the operation waveform on the left half surface of FIG. For example, in a power converter such as an inverter (not shown), it is suitable for further reducing the noise at the time of reverse recovery of a diode in antiparallel with a MOS gate element.
Claims (3)
Ｓゲート形素子の駆動回路であって、 該駆動回路には第１トランジスタと第２トランジスタと
第３トランジスタと第４トランジスタと制御回路とを備
え、 前記駆動回路の電源の一端と前記ＭＯＳゲート形素子の
ソース端子又はエミッタ端子との間に、第１トランジス
タと第２トランジスタとを直列に接続すると共に、第３
トランジスタと第４トランジスタとを直列に接続し、 第１トランジスタと第２トランジスタの接続点と、第３
トランジスタと第４トランジスの接続点と、前記ＭＯＳ
ゲート形素子のゲート端子とを接続し、 前記制御回路は入力される駆動信号に基づいて第１トラ
ンジスタと第２トランジスタとを交互にオン・オフさ
せ、第１トランジスタをオンさせた時から所定の期間の
み所定の振幅で第３トランジスタをオンさせ、第２トラ
ンジスタをオンさせた時から所定の期間及び第２トラン
ジスタをオンさせたことに基づいて前記ＭＯＳゲート形
素子のゲート電圧が所定の値以下になったときに第４ト
ランジスタをオンさせることを特徴とするＭＯＳゲート
形素子の駆動回路。1. An MO constituting a main circuit of a semiconductor power converter
A drive circuit for an S-gate type device, comprising: a first transistor, a second transistor, a third transistor, a fourth transistor, and a control circuit, one end of a power supply of the drive circuit and the MOS gate type. A first transistor and a second transistor are connected in series between the source terminal or the emitter terminal of the element,
A transistor and a fourth transistor are connected in series, a connection point between the first transistor and the second transistor,
A connection point between the transistor and the fourth transistor;
Connecting the gate terminal of the gate type element, the control circuit alternately turns on and off the first transistor and the second transistor based on the input drive signal, and sets a predetermined value from the time when the first transistor is turned on. The third transistor is turned on with a predetermined amplitude only during the period, and the gate voltage of the MOS gate type element is equal to or less than a predetermined value based on the turning on of the second transistor for a predetermined period after the second transistor is turned on. A drive circuit for a MOS gate type element, wherein the fourth transistor is turned on when the voltage is changed.
Ｓゲート形素子の駆動回路であって、 該駆動回路には第１トランジスタと第２トランジスタと
第３トランジスタと制御回路とを備え、 前記駆動回路の電源の一端と前記ＭＯＳゲート形素子の
ソース端子又はエミッタ端子との間に、第１トランジス
タと第２トランジスタとを直列に接続し、 第１トランジスタと第２トランジスタの接続点と前記Ｍ
ＯＳゲート形素子のゲート端子とを接続し、 第１トランジスタの両端に第３トランジスタを並列接続
し、 前記制御回路は入力される駆動信号に基づいて第１トラ
ンジスタと第２トランジスタとを交互にオン・オフさ
せ、第１トランジスタをオンさせた時から所定の期間の
み所定の第３トランジスタをオンさせることを特徴とす
るＭＯＳゲート形素子の駆動回路。2. An MO constituting a main circuit of a semiconductor power converter.
A drive circuit for an S-gate element, comprising: a first transistor, a second transistor, a third transistor, and a control circuit, one end of a power supply of the drive circuit and a source terminal of the MOS gate element. Alternatively, a first transistor and a second transistor are connected in series between an emitter terminal, and a connection point between the first transistor and the second transistor is connected to the M transistor.
A gate terminal of the OS gate type device is connected, a third transistor is connected in parallel to both ends of the first transistor, and the control circuit alternately turns on the first transistor and the second transistor based on an input drive signal. A driving circuit for a MOS gate element, wherein a predetermined third transistor is turned on only for a predetermined period from the time when the first transistor is turned off and the first transistor is turned on.
Ｓゲート形素子の駆動回路であって、 該駆動回路には第１トランジスタと第２トランジスタと
第３トランジスタと制御回路とを備え、 前記駆動回路の電源の一端と前記ＭＯＳゲート形素子の
ソース端子又はエミッタ端子との間に、第１トランジス
タと第２トランジスタとを直列に接続し、 第１トランジスタと第２トランジスタの接続点と前記Ｍ
ＯＳゲート形素子のゲート端子とを接続し、 第２トランジスタの両端に第３トランジスタを並列接続
し、 前記制御回路は入力される駆動信号に基づいて第１トラ
ンジスタと第２トランジスタとを交互にオン・オフさ
せ、第２トランジスタをオンさせた時から所定の期間及
び第２トランジスタをオンさせたことに基づいて前記Ｍ
ＯＳゲート形素子のゲート電圧が所定の値以下になった
ときに第３トランジスタをオンさせることを特徴とする
ＭＯＳゲート形素子の駆動回路。3. An MO constituting a main circuit of a semiconductor power converter.
A drive circuit for an S-gate element, comprising: a first transistor, a second transistor, a third transistor, and a control circuit, one end of a power supply of the drive circuit and a source terminal of the MOS gate element. Alternatively, a first transistor and a second transistor are connected in series between an emitter terminal, and a connection point between the first transistor and the second transistor is connected to the M transistor.
A gate terminal of the OS gate type element is connected, a third transistor is connected in parallel to both ends of the second transistor, and the control circuit alternately turns on the first transistor and the second transistor based on an input drive signal. Off for a predetermined period from the time when the second transistor is turned on and the time when the second transistor is turned on.
A driving circuit for a MOS gate element, wherein the third transistor is turned on when a gate voltage of the OS gate element falls below a predetermined value.
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|---|---|---|---|
| JP25441797A JP3430878B2 (en) | 1997-09-19 | 1997-09-19 | MOS gate type element driving circuit |
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|---|---|
| JP (1) | JP3430878B2 (en) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094406A (en) * | 1999-09-20 | 2001-04-06 | Fuji Electric Co Ltd | Drive circuit |
| JP2003158868A (en) * | 2001-11-16 | 2003-05-30 | Nissan Motor Co Ltd | Power semiconductor drive circuit |
| JP2004096318A (en) * | 2002-08-30 | 2004-03-25 | Mitsubishi Electric Corp | Semiconductor device for electric power |
| JP2008066929A (en) * | 2006-09-06 | 2008-03-21 | Mitsubishi Electric Corp | Semiconductor device |
| JP2009055696A (en) * | 2007-08-27 | 2009-03-12 | Fuji Electric Device Technology Co Ltd | Gate drive circuit of semiconductor device and gate drive method |
| JP2009131011A (en) * | 2007-11-21 | 2009-06-11 | Sanyo Electric Co Ltd | Motor driver circuit, fan motor, electronic equipment and note type personal computer |
| JP2010119184A (en) * | 2008-11-12 | 2010-05-27 | Toyota Motor Corp | Semiconductor driving device |
| JP2012084970A (en) * | 2010-10-07 | 2012-04-26 | Denso Corp | Electronic device |
| JP2013230081A (en) * | 2012-04-24 | 2013-11-07 | Ls Industrial Systems Co Ltd | Gate drive device |
| CN105226951A (en) * | 2014-06-27 | 2016-01-06 | 三垦电气株式会社 | Switching power unit |
| WO2018047561A1 (en) * | 2016-09-09 | 2018-03-15 | 富士電機株式会社 | Drive circuit for power element |
| JP2019134622A (en) * | 2018-02-01 | 2019-08-08 | ローム株式会社 | Driver circuit and switching regulator |
| CN110649917A (en) * | 2018-06-27 | 2020-01-03 | 株式会社电装 | Switching element driving device |
| WO2022244387A1 (en) * | 2021-05-21 | 2022-11-24 | 日立Astemo株式会社 | Load driving device and method for controlling load driving device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5146786B2 (en) | 2010-09-24 | 2013-02-20 | 株式会社デンソー | Electronic equipment |
| JP5660404B2 (en) * | 2013-03-05 | 2015-01-28 | 株式会社デンソー | Electronic equipment |
-
1997
- 1997-09-19 JP JP25441797A patent/JP3430878B2/en not_active Expired - Lifetime
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094406A (en) * | 1999-09-20 | 2001-04-06 | Fuji Electric Co Ltd | Drive circuit |
| JP2003158868A (en) * | 2001-11-16 | 2003-05-30 | Nissan Motor Co Ltd | Power semiconductor drive circuit |
| JP2004096318A (en) * | 2002-08-30 | 2004-03-25 | Mitsubishi Electric Corp | Semiconductor device for electric power |
| JP2008066929A (en) * | 2006-09-06 | 2008-03-21 | Mitsubishi Electric Corp | Semiconductor device |
| JP2009055696A (en) * | 2007-08-27 | 2009-03-12 | Fuji Electric Device Technology Co Ltd | Gate drive circuit of semiconductor device and gate drive method |
| JP2009131011A (en) * | 2007-11-21 | 2009-06-11 | Sanyo Electric Co Ltd | Motor driver circuit, fan motor, electronic equipment and note type personal computer |
| JP2010119184A (en) * | 2008-11-12 | 2010-05-27 | Toyota Motor Corp | Semiconductor driving device |
| JP2012084970A (en) * | 2010-10-07 | 2012-04-26 | Denso Corp | Electronic device |
| JP2013230081A (en) * | 2012-04-24 | 2013-11-07 | Ls Industrial Systems Co Ltd | Gate drive device |
| EP2658127A3 (en) * | 2012-04-24 | 2014-09-03 | LSIS Co., Ltd. | Gate driving apparatus |
| CN105226951A (en) * | 2014-06-27 | 2016-01-06 | 三垦电气株式会社 | Switching power unit |
| WO2018047561A1 (en) * | 2016-09-09 | 2018-03-15 | 富士電機株式会社 | Drive circuit for power element |
| CN108702150A (en) * | 2016-09-09 | 2018-10-23 | 富士电机株式会社 | The driving circuit of power component |
| JPWO2018047561A1 (en) * | 2016-09-09 | 2018-12-27 | 富士電機株式会社 | Power element drive circuit |
| US10911030B2 (en) | 2016-09-09 | 2021-02-02 | Fuji Electric Co., Ltd. | Drive circuit for power element |
| JP2019134622A (en) * | 2018-02-01 | 2019-08-08 | ローム株式会社 | Driver circuit and switching regulator |
| CN110649917A (en) * | 2018-06-27 | 2020-01-03 | 株式会社电装 | Switching element driving device |
| JP2020005098A (en) * | 2018-06-27 | 2020-01-09 | 株式会社デンソー | Switching element driving device |
| CN110649917B (en) * | 2018-06-27 | 2024-01-02 | 株式会社电装 | Switching element driving device |
| WO2022244387A1 (en) * | 2021-05-21 | 2022-11-24 | 日立Astemo株式会社 | Load driving device and method for controlling load driving device |
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| Publication number | Publication date |
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