JPH1197949A - Variable current source, and source voltage compensation type integral delay circuit using the same - Google Patents

Variable current source, and source voltage compensation type integral delay circuit using the same

Info

Publication number
JPH1197949A
JPH1197949A JP9273427A JP27342797A JPH1197949A JP H1197949 A JPH1197949 A JP H1197949A JP 9273427 A JP9273427 A JP 9273427A JP 27342797 A JP27342797 A JP 27342797A JP H1197949 A JPH1197949 A JP H1197949A
Authority
JP
Japan
Prior art keywords
power supply
transistor
resistor
current source
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9273427A
Other languages
Japanese (ja)
Inventor
Yasuhiko Takahashi
保彦 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Nippon Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
Priority to JP9273427A priority Critical patent/JPH1197949A/en
Publication of JPH1197949A publication Critical patent/JPH1197949A/en
Withdrawn legal-status Critical Current

Links

Landscapes

  • Amplifiers (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To easily obtain the current which is proportional to variation in source voltage. SOLUTION: A current mirror circuit 1 is constituted by connecting the gates of a 1st transistor(TR) 2 connected to a source voltage Vdd through a 1st resistance 4 and a 2nd TR 3 connected to the source voltage Vdd through a 2nd resistance 5 having the same resistance value with the 1st resistance 4, and a 3rd TR 10 which controls a current flowing to the 1st TR 2 according to the output of a differential amplifier 9 inputting a voltage stepped down by a 3rd resistance 7 of a resistance voltage dividing circuit 6 dividing the source voltage Vdd and a voltage stepped down by the 1st resistance 4 is provided at the part of the leg of the current mirror circuit 1. Consequently, the 3rd TR 10 is able to operate like a constant-current source and a current which is proportional to variation in the source voltage Vdd can securely be taken out by the current mirror.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は可変電流源およびこ
れを用いた電源電圧補償型積分遅延回路に関し、特に、
電源電圧に比例した電流を得るための技術に関するもの
である。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable current source and a power supply voltage compensation type integration delay circuit using the same.
The present invention relates to a technique for obtaining a current proportional to a power supply voltage.

【0002】[0002]

【従来の技術】近年、マイクロプロセッサや半導体メモ
リ等の半導体集積回路(LSI)は、処理の高速化等の
ために高い周波数で動作することが要求されている。そ
れに伴い、各LSIチップ間の同期、あるいは各LSI
チップ内の回路の同期をとるためのクロックの周波数が
高まってきている。
2. Description of the Related Art In recent years, a semiconductor integrated circuit (LSI) such as a microprocessor or a semiconductor memory has been required to operate at a high frequency in order to increase processing speed. Accordingly, synchronization between each LSI chip or each LSI
The frequency of a clock for synchronizing circuits in a chip has been increasing.

【0003】このように動作周波数が非常に高速化して
いる中、入力クロックに対して一定の遅延量を持つクロ
ックを生成することが要求されることがある。例えば、
非常に高速なDRAMのインタフェースに関して、マイ
クロプロセッサがバスを介してDRAMから情報を受け
取る際に、プロセッサにとってちょうど良いタイミング
で情報を受け取れるように、DRAMから読み出すタイ
ミングを入力クロックのタイミングよりも一定時間だけ
遅らせたいという要求がある。
[0005] As the operating frequency is extremely high, it is sometimes required to generate a clock having a fixed delay amount with respect to the input clock. For example,
For very high-speed DRAM interfaces, when the microprocessor receives information from the DRAM via the bus, the timing to read from the DRAM is set to be a fixed time shorter than the timing of the input clock so that the microprocessor can receive the information at the right timing. There is a demand to delay.

【0004】従来、入力クロックに対して遅延を施すた
めに、例えば積分遅延回路が用いられている。図3に示
すように、この積分遅延回路30は、定電流源31と、
コンデンサ32と、インバータ33とで構成される。こ
の積分遅延回路30によれば、定電流源31からの電流
が積分動作によってコンデンサ32に積分電圧として徐
々に蓄積されていき、インバータ33への入力が徐々に
高まっていく。その後、積分電圧がインバータ33の論
理閾値を上回った時点でクロックを出力することによ
り、積分開始から閾値に達するまでの時間だけクロック
を遅延させることが可能である。
Conventionally, for example, an integration delay circuit has been used to delay an input clock. As shown in FIG. 3, the integration delay circuit 30 includes a constant current source 31,
It is composed of a capacitor 32 and an inverter 33. According to the integration delay circuit 30, the current from the constant current source 31 is gradually accumulated as an integrated voltage in the capacitor 32 by the integration operation, and the input to the inverter 33 is gradually increased. Thereafter, by outputting a clock when the integrated voltage exceeds the logical threshold value of the inverter 33, it is possible to delay the clock by the time from the start of integration until the threshold value is reached.

【0005】[0005]

【発明が解決しようとする課題】この場合、クロックの
遅延量は、外乱等によらず常に一定となることが要求さ
れる。しかしながら、インバータ33を構成するCMO
Sゲートの論理閾値は、一般に電源電圧の1/2程度に
設定されるため、インバータ33の論理閾値は電源電圧
に比例して変わってしまい、これに伴って遅延量も変化
してしまう。例えば、電源電圧Vddが上がると遅延時
間は長くなってしまう。
In this case, it is required that the amount of delay of the clock is always constant regardless of disturbance or the like. However, the CMO constituting the inverter 33
Since the logical threshold value of the S gate is generally set to about 1/2 of the power supply voltage, the logical threshold value of the inverter 33 changes in proportion to the power supply voltage, and accordingly, the amount of delay also changes. For example, as the power supply voltage Vdd increases, the delay time increases.

【0006】また、図4に示すように、図3の定電流源
31の代わりにP型MOSトランジスタ41を用いる
と、トランジスタ41を流れる電流は、電源電圧Vdd
の変化よりも大きな変化が発生してしまう。そのため、
例えば電源電圧Vddが上がると遅延時間は短くなって
しまう。
As shown in FIG. 4, when a P-type MOS transistor 41 is used instead of the constant current source 31 shown in FIG. 3, the current flowing through the transistor 41 becomes equal to the power supply voltage Vdd.
A change larger than the change occurs. for that reason,
For example, when the power supply voltage Vdd increases, the delay time becomes short.

【0007】また、図5のように抵抗51を用いれば電
源電圧Vddの影響はなくなるが、この回路構成ではス
イッチングのための機能を有さず、実用上利用すること
ができない。実用上利用できるようにするためには、ス
イッチング用のトランジスタを更に設ける必要があり、
このトランジスタによって電源電圧Vddの影響を受け
てしまう。
Although the use of the resistor 51 as shown in FIG. 5 eliminates the influence of the power supply voltage Vdd, this circuit configuration has no function for switching and cannot be used practically. In order to make it practically usable, it is necessary to further provide a switching transistor.
This transistor is affected by the power supply voltage Vdd.

【0008】そのため、電源電圧Vddに依存しない積
分遅延回路を作ろうとする場合、電源電圧Vddの変動
に対して自己補正をする仕掛けを持たせることにより、
コンデンサ32に対する充電電流を電源電圧Vddに比
例して変化させる必要がある。コンデンサ32に対する
充電電流を電源電圧Vddに比例して変えてやれば、電
源電圧Vddの変動によりインバータ33の論理閾値が
変わっても、それに対応して積分の速度が変わるので、
一定の遅延量を保つことができる。
Therefore, when an integration delay circuit that does not depend on the power supply voltage Vdd is to be made, a mechanism for self-correction for fluctuations in the power supply voltage Vdd is provided.
It is necessary to change the charging current for the capacitor 32 in proportion to the power supply voltage Vdd. If the charging current to the capacitor 32 is changed in proportion to the power supply voltage Vdd, even if the logic threshold value of the inverter 33 changes due to the fluctuation of the power supply voltage Vdd, the integration speed changes accordingly.
A certain amount of delay can be maintained.

【0009】このように電源電圧Vddに比例した電流
を得るための回路としては、図6のように、2つのMO
Sトランジスタ62,63のゲート同士を接続したカレ
ントミラー回路の脚の部分に抵抗61を設けたものが容
易に想像される。すなわち、抵抗61を流れる電流は電
源電圧Vddに比例すると考えられるので、それをカレ
ントミラーで取り出せば電源電圧Vddに比例した電流
が得られると想像できる。
As shown in FIG. 6, a circuit for obtaining a current proportional to the power supply voltage Vdd has two MOs.
It is easily imagined that a resistor 61 is provided at the leg of a current mirror circuit in which the gates of the S transistors 62 and 63 are connected to each other. That is, since the current flowing through the resistor 61 is considered to be proportional to the power supply voltage Vdd, it can be imagined that a current proportional to the power supply voltage Vdd can be obtained by extracting the current with the current mirror.

【0010】しかしながら、実際にはこの回路では、点
Pの電圧は抵抗61を流れる電流から決まるミラー電位
とはならず、抵抗61とP型MOSトランジスタ62と
で電源電圧Vddが分圧された電位となってしまう。そ
のため、カレントミラーがうまく動作せず、電源電圧V
ddに比例した電流を得ることができないという問題が
あった。
However, actually, in this circuit, the voltage at the point P is not a mirror potential determined by the current flowing through the resistor 61, and the potential obtained by dividing the power supply voltage Vdd by the resistor 61 and the P-type MOS transistor 62. Will be. Therefore, the current mirror does not operate well and the power supply voltage V
There is a problem that a current proportional to dd cannot be obtained.

【0011】本発明は、このような問題を解決するため
に成されたものであり、電源電圧の変動に比例した電流
を容易に得ることが可能な回路を提供することを第1の
目的とする。また、本発明は、電源電圧の変動によらず
入力クロックに対する遅延量を常に一定に保つことが可
能な積分遅延回路を提供することを第2の目的とする。
The present invention has been made in order to solve such a problem, and a first object of the present invention is to provide a circuit capable of easily obtaining a current proportional to a fluctuation of a power supply voltage. I do. It is a second object of the present invention to provide an integration delay circuit capable of always maintaining a constant delay amount with respect to an input clock irrespective of fluctuations in a power supply voltage.

【0012】[0012]

【課題を解決するための手段】本発明の可変電流源は、
第1の抵抗を介して第1の電源ラインに接続された第1
のトランジスタと、上記第1の抵抗と同じ抵抗値を有す
る第2の抵抗を介して上記第1の電源ラインに接続され
た第2のトランジスタとのゲート同士を接続して構成し
たカレントミラー回路と、上記第1の電源ラインに接続
された第3の抵抗と、上記第3の抵抗に直列に接続され
た第4の抵抗とを備え、上記第1の電源ラインおよび第
2の電源ライン間に供給される電源電圧を分圧する抵抗
分圧回路と、上記第1の抵抗により降圧された電圧が一
方の入力端に印加されるとともに、上記抵抗分圧回路の
上記第3の抵抗により降圧された電圧が他方の入力端に
印加されるように成された差動増幅器と、上記差動増幅
器の出力に応じて上記第1のトランジスタに流れる電流
を制御する第3のトランジスタとを備えたことを特徴と
する。
The variable current source according to the present invention comprises:
A first power supply line connected to the first power supply line via the first resistor;
And a current mirror circuit formed by connecting the gates of a second transistor connected to the first power supply line via a second resistor having the same resistance value as the first resistor. A third resistor connected to the first power line, and a fourth resistor connected in series to the third resistor, between the first power line and the second power line. A resistor voltage dividing circuit for dividing the supplied power supply voltage, and a voltage stepped down by the first resistor is applied to one input terminal and stepped down by the third resistor of the resistor voltage dividing circuit. A differential amplifier configured to apply a voltage to the other input terminal; and a third transistor that controls a current flowing through the first transistor according to an output of the differential amplifier. Features.

【0013】ここで、上記第1のトランジスタおよび第
2のトランジスタをP型MOSトランジスタにより構成
し、上記第3のトランジスタをN型MOSトランジスタ
により構成しても良い。
Here, the first transistor and the second transistor may be constituted by P-type MOS transistors, and the third transistor may be constituted by N-type MOS transistors.

【0014】また、本発明の電源電圧補償型積分遅延回
路は、請求項1に記載の可変電流源を備えたことを特徴
とする。例えば、請求項1に記載の可変電流源と、入力
クロックに応じてオン/オフが切り替えられるスイッチ
と、上記スイッチがオンのときに上記可変電流源から供
給される電流に従って積分電圧を蓄積するコンデンサ
と、上記コンデンサに並列に接続されたインバータ回路
とを備える。
Further, a power supply voltage compensation type integration delay circuit according to the present invention is provided with the variable current source according to the first aspect. For example, the variable current source according to claim 1, a switch that is turned on / off in response to an input clock, and a capacitor that accumulates an integrated voltage according to a current supplied from the variable current source when the switch is turned on. And an inverter circuit connected in parallel to the capacitor.

【0015】[0015]

【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図1は、本発明に係る可変電流源
の一実施形態を示す図である。以下、この図1を用いて
本実施形態の可変電流源について説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing one embodiment of the variable current source according to the present invention. Hereinafter, the variable current source according to the present embodiment will be described with reference to FIG.

【0016】図1において、1はカレントミラー回路で
あり、P型のMOS回路により構成された第1のトラン
ジスタ2と、同じくP型のMOS回路により構成された
第2のトランジスタ3とのゲート同士を接続して構成さ
れる。さらに、第1のトランジスタ2のゲートとドレイ
ン間も接続される。
In FIG. 1, reference numeral 1 denotes a current mirror circuit, and the gates of a first transistor 2 formed by a P-type MOS circuit and a second transistor 3 formed by a P-type MOS circuit are also connected. Are connected. Further, the gate and the drain of the first transistor 2 are also connected.

【0017】上記第1のトランジスタ2は、第1の抵抗
4を介して電源電圧Vddのラインに接続され、第2の
トランジスタ3は、上記第1の抵抗4と同じ抵抗値を有
する第2の抵抗5を介して電源電圧Vddのラインに接
続される。同じ抵抗値としているのは、電源電圧Vdd
に対する電圧降下を同じにするためである。
The first transistor 2 is connected to a power supply voltage Vdd line via a first resistor 4, and the second transistor 3 has a second resistance having the same resistance value as the first resistor 4. It is connected to the line of the power supply voltage Vdd via the resistor 5. The same resistance value is used for the power supply voltage Vdd.
This is to make the voltage drop to the same.

【0018】6は抵抗分圧回路であり、電源電圧Vdd
のラインに接続された第3の抵抗7と、この第3の抵抗
7に直列に接続された第4の抵抗8とにより構成され
る。この抵抗分圧回路6は、電源電圧ラインおよび接地
電源ライン間に供給される電源電圧Vddを分圧する。
なお、第3の抵抗7と第4の抵抗8との抵抗値は必ずし
も同じである必要はないが、同じにした方が好ましい。
また、これらの抵抗値は、第1および第2の抵抗4,5
の抵抗値より大きなものを用いる。
Reference numeral 6 denotes a resistance voltage dividing circuit, which is a power supply voltage Vdd.
, And a fourth resistor 8 connected in series with the third resistor 7. This resistance voltage dividing circuit 6 divides the power supply voltage Vdd supplied between the power supply voltage line and the ground power supply line.
Note that the resistance values of the third resistor 7 and the fourth resistor 8 do not necessarily have to be the same, but are preferably the same.
These resistance values are the first and second resistances 4, 5
Use a resistance value larger than the resistance value.

【0019】9は差動増幅器であり、第1の抵抗4によ
り電源電圧Vddの降圧された電圧が一方の入力端に印
加されるとともに、抵抗分圧回路6の第3の抵抗7によ
り電源電圧Vddの降圧された電圧が他方の入力端に印
加される。この差動増幅器9は、点Aおよび点Bの電圧
が等しくなるように動作する。10はN型のMOS回路
で構成された第3のトランジスタであり、差動増幅器9
の出力に応じて上記第1のトランジスタ2に流れる電流
を制御する。
Reference numeral 9 denotes a differential amplifier, to which a stepped-down voltage of the power supply voltage Vdd is applied to one input terminal by the first resistor 4, and the power supply voltage is supplied by the third resistor 7 of the resistor voltage dividing circuit 6. The reduced voltage of Vdd is applied to the other input terminal. This differential amplifier 9 operates so that the voltages at points A and B become equal. Reference numeral 10 denotes a third transistor formed of an N-type MOS circuit,
Controls the current flowing through the first transistor 2 according to the output of the first transistor 2.

【0020】図1に示したように、本実施形態では、電
流を検出する第1および第2の抵抗4,5は、カレント
ミラー回路1のゲート同士が接続されている側(カレン
トミラーの脚の部分)とは反対側に接続し、ゲート同士
が接続されている側には、第1のトランジスタ2に流れ
る電流を制御する回路として、第3のトランジスタ10
を接続している。そして、第1のトランジスタ2に流れ
る電流を、カレントミラーにて取り出すようにしてい
る。
As shown in FIG. 1, in this embodiment, the first and second resistors 4 and 5 for detecting a current are connected to the side of the current mirror circuit 1 where the gates of the current mirror circuit 1 are connected to each other (the leg of the current mirror). The third transistor 10 is connected to the other side of the third transistor 10 as a circuit for controlling the current flowing through the first transistor 2.
Are connected. Then, a current flowing through the first transistor 2 is taken out by a current mirror.

【0021】このように構成することにより、カレント
ミラーの脚の部分に抵抗を設けた図6の例の場合と異な
り、第3のトランジスタ10は定電流源として機能する
ことが可能となる。すなわち、差動増幅器9より第3の
トランジスタ10に入力されるゲート電圧が小さくて第
3のトランジスタ10が飽和領域に入っているときは、
第3のトランジスタ10のドレイン電流は飽和電流とな
り、第3のトランジスタ10は定電流源的に作用する。
With this configuration, the third transistor 10 can function as a constant current source, unlike the case of the example of FIG. 6 in which a resistor is provided at the leg of the current mirror. That is, when the gate voltage input to the third transistor 10 from the differential amplifier 9 is small and the third transistor 10 is in the saturation region,
The drain current of the third transistor 10 becomes a saturation current, and the third transistor 10 acts as a constant current source.

【0022】したがって、点Cの電圧は、第3のトラン
ジスタ10によって影響を受けず、カレントミラー回路
1によって決定されるミラー電位となる。このとき、カ
レントミラー回路1の出力電流は、第3のトランジスタ
10のゲート電圧(差動増幅器9の出力電圧)に応じて
変化する。この差動増幅器9の出力電圧は、電源電圧V
ddに比例して変化するので、その結果、カレントミラ
ー回路1からは電源電圧Vddに比例した電流を得るこ
とができる。
Therefore, the voltage at the point C is not affected by the third transistor 10 and becomes a mirror potential determined by the current mirror circuit 1. At this time, the output current of the current mirror circuit 1 changes according to the gate voltage of the third transistor 10 (the output voltage of the differential amplifier 9). The output voltage of the differential amplifier 9 is the power supply voltage V
As a result, a current proportional to the power supply voltage Vdd can be obtained from the current mirror circuit 1.

【0023】次に、上記のように構成した本実施形態の
可変電流源を適用した電源電圧補償型積分遅延回路の構
成例を、図2に示す。図2に示すように、本実施形態の
電源電圧補償型積分遅延回路20は、可変電流源21
と、コンデンサ22と、インバータ23と、CMOSト
ランジスタ等から成るスイッチ24とで構成される。
Next, FIG. 2 shows a configuration example of a power supply voltage compensation type integration delay circuit to which the variable current source of the present embodiment configured as described above is applied. As shown in FIG. 2, the power supply voltage compensation type integration delay circuit 20 of the present embodiment includes a variable current source 21
, A capacitor 22, an inverter 23, and a switch 24 including a CMOS transistor or the like.

【0024】上記可変電流源21の内部構成は、図1に
示した通りであり、カレントミラー回路1を構成する第
2のトランジスタ3の出力電流がスイッチ24に与えら
れるようになっている。このスイッチ24のゲート端子
には、図示しないクロック発生回路にて発生されたクロ
ック信号が与えられ、そのクロックパルスの期間だけス
イッチ24がONとなる。
The internal configuration of the variable current source 21 is as shown in FIG. 1, and the output current of the second transistor 3 constituting the current mirror circuit 1 is supplied to the switch 24. A clock signal generated by a clock generation circuit (not shown) is applied to the gate terminal of the switch 24, and the switch 24 is turned ON only during the clock pulse.

【0025】クロック信号の供給によりスイッチ24が
ONになると、可変電流源21からスイッチ24を介し
て与えられる電流が、積分動作によってコンデンサ22
に積分電圧として徐々に蓄積されていき、インバータ2
3への入力が徐々に高まっていく。その後、積分電圧が
インバータ23の論理閾値を上回った時点でクロックを
出力することにより、積分開始から閾値に達するまでの
時間だけクロックを遅延させることができる。
When the switch 24 is turned on by the supply of the clock signal, the current supplied from the variable current source 21 through the switch 24 is integrated by the capacitor 22 by the integration operation.
Is gradually accumulated as an integrated voltage in the inverter 2
The input to 3 gradually increases. Thereafter, by outputting the clock when the integrated voltage exceeds the logical threshold of the inverter 23, the clock can be delayed by the time from the start of the integration until the threshold is reached.

【0026】このとき、インバータ23の論理閾値は、
電源電圧Vddに比例して変わってしまうが、可変電流
源21によって供給電流を電源電圧Vddに比例して変
えてやることにより、電源電圧Vddの変動によりイン
バータ23の論理閾値が変わっても、それに対応して積
分の速度(積分電圧の立ち上がりカーブ)を変えること
ができ、一定の遅延量を保つことができる。
At this time, the logical threshold value of the inverter 23 is
Although it changes in proportion to the power supply voltage Vdd, the supply current is changed by the variable current source 21 in proportion to the power supply voltage Vdd. Correspondingly, the integration speed (rise curve of the integration voltage) can be changed, and a constant delay amount can be maintained.

【0027】なお、以上の実施形態では、カレントミラ
ー回路1をP型のMOSトランジスタ2,3により構成
したが、N型のMOSトランジスタにより構成しても良
い。また、本実施形態に係る可変電流源の1つの応用例
として電源電圧補償型積分遅延回路を挙げたが、これは
単なる一例に過ぎず、電源電圧の変動に比例して入力電
流が変化することが要求される回路に対しては、何れも
応用することが可能である。
In the above embodiment, the current mirror circuit 1 is constituted by P-type MOS transistors 2 and 3, but may be constituted by N-type MOS transistors. Although the power supply voltage compensation type integration delay circuit has been described as one application example of the variable current source according to the present embodiment, this is merely an example, and the input current changes in proportion to the fluctuation of the power supply voltage. Can be applied to any circuit requiring

【0028】[0028]

【発明の効果】本発明は上述したように、第1のトラン
ジスタおよび第2のトランジスタのゲート同士を接続し
てカレントミラー回路を構成し、そのゲート同士が接続
された側(脚の部分)の反対側に第1の抵抗および第2
の抵抗を介して第1の電源ラインを接続するとともに、
カレントミラー回路の脚の部分には、電源電圧を分圧す
る抵抗分圧回路の第3の抵抗により降圧された電圧およ
び第1の抵抗により降圧された電圧を入力とする差動増
幅器の出力に応じて第1のトランジスタに流れる電流を
制御する第3のトランジスタを設けたので、第3のトラ
ンジスタは定電流源的に作用することができるようにな
り、電源電圧の変動に比例した電流をカレントミラーに
よって確実に取り出すことができる。
As described above, the present invention forms a current mirror circuit by connecting the gates of the first transistor and the second transistor to each other, and forms a current mirror circuit on the side (leg portion) where the gates are connected. A first resistor and a second resistor on opposite sides
The first power line is connected via the resistor of
The legs of the current mirror circuit are connected to the output of a differential amplifier that receives the voltage stepped down by the third resistor and the voltage stepped down by the first resistor of the resistor voltage dividing circuit that divides the power supply voltage. And a third transistor for controlling the current flowing through the first transistor, the third transistor can act as a constant current source, and a current proportional to the fluctuation of the power supply voltage is supplied to the current mirror. Can be reliably taken out.

【0029】また、本発明は、上記のように構成した可
変電流源を用いて電源電圧補償型積分遅延回路を構成し
たので、積分遅延回路を構成するインバータの論理閾値
が電源電圧に比例して変わってしまっても、可変電流源
からの供給電流を電源電圧に比例して変えてやることに
より、一定の遅延量を保つことができる。
Further, in the present invention, the power supply voltage compensation type integration delay circuit is configured using the variable current source configured as described above, so that the logical threshold value of the inverter forming the integration delay circuit is proportional to the power supply voltage. Even if it changes, a constant amount of delay can be maintained by changing the supply current from the variable current source in proportion to the power supply voltage.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係る可変電流源の一実施形態を示す図
である。
FIG. 1 is a diagram showing one embodiment of a variable current source according to the present invention.

【図2】本発明に係る可変電流源を適用した電源電圧補
償型積分遅延回路の一実施形態を示す図である。
FIG. 2 is a diagram showing an embodiment of a power supply voltage compensation type integration delay circuit to which a variable current source according to the present invention is applied.

【図3】従来の積分遅延回路の一構成例を示す図であ
る。
FIG. 3 is a diagram illustrating a configuration example of a conventional integration delay circuit.

【図4】従来の積分遅延回路の他の構成例を示す図であ
る。
FIG. 4 is a diagram showing another configuration example of the conventional integration delay circuit.

【図5】従来の積分遅延回路の更に他の構成例を示す図
である。
FIG. 5 is a diagram showing still another configuration example of the conventional integration delay circuit.

【図6】電源電圧に比例した電流を得るために考え得る
構成例を示す図である。
FIG. 6 is a diagram showing an example of a possible configuration for obtaining a current proportional to a power supply voltage.

【符号の説明】[Explanation of symbols]

1 カレントミラー回路 2 第1のトランジスタ 3 第2のトランジスタ 4 第1の抵抗 5 第2の抵抗 6 抵抗分圧回路 7 第3の抵抗 8 第4の抵抗 9 差動増幅器 10 第3のトランジスタ 20 電源電圧補償型積分遅延回路 21 可変電流源 22 コンデンサ 23 インバータ 24 スイッチ DESCRIPTION OF SYMBOLS 1 Current mirror circuit 2 1st transistor 3 2nd transistor 4 1st resistor 5 2nd resistor 6 Resistor voltage dividing circuit 7 3rd resistor 8 4th resistor 9 Differential amplifier 10 3rd transistor 20 Power supply Voltage compensation type integration delay circuit 21 Variable current source 22 Capacitor 23 Inverter 24 Switch

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 第1の抵抗を介して第1の電源ラインに
接続された第1のトランジスタと、上記第1の抵抗と同
じ抵抗値を有する第2の抵抗を介して上記第1の電源ラ
インに接続された第2のトランジスタとのゲート同士を
接続して構成したカレントミラー回路と、 上記第1の電源ラインに接続された第3の抵抗と、上記
第3の抵抗に直列に接続された第4の抵抗とを備え、上
記第1の電源ラインおよび第2の電源ライン間に供給さ
れる電源電圧を分圧する抵抗分圧回路と、 上記第1の抵抗により降圧された電圧が一方の入力端に
印加されるとともに、上記抵抗分圧回路の上記第3の抵
抗により降圧された電圧が他方の入力端に印加されるよ
うに成された差動増幅器と、 上記差動増幅器の出力に応じて上記第1のトランジスタ
に流れる電流を制御する第3のトランジスタとを備えた
ことを特徴とする可変電流源。
1. A first transistor connected to a first power supply line via a first resistor, and the first power supply via a second resistor having the same resistance value as the first resistor. A current mirror circuit configured by connecting the gates of a second transistor connected to the line to each other; a third resistor connected to the first power supply line; and a series connected to the third resistor A resistor voltage dividing circuit for dividing a power supply voltage supplied between the first power supply line and the second power supply line; and a voltage stepped down by the first resistance, A differential amplifier applied to an input terminal and configured to apply a voltage stepped down by the third resistor of the resistance voltage dividing circuit to the other input terminal; The current flowing through the first transistor A variable current source comprising: a third transistor to be controlled.
【請求項2】 上記第1のトランジスタおよび第2のト
ランジスタはP型MOSトランジスタにより構成され、
上記第3のトランジスタはN型MOSトランジスタによ
り構成されることを特徴とする請求項1に記載の可変電
流源。
2. The method according to claim 1, wherein the first transistor and the second transistor are P-type MOS transistors.
2. The variable current source according to claim 1, wherein said third transistor comprises an N-type MOS transistor.
【請求項3】 請求項1に記載の可変電流源を備えた電
源電圧補償型積分遅延回路。
3. A power supply voltage compensation type integration delay circuit comprising the variable current source according to claim 1.
【請求項4】 請求項1に記載の可変電流源と、 入力クロックに応じてオン/オフが切り替えられるスイ
ッチと、 上記スイッチがオンのときに上記可変電流源から供給さ
れる電流に従って積分電圧を蓄積するコンデンサと、 上記コンデンサに並列に接続されたインバータ回路とを
備えたことを特徴とする電源電圧補償型積分遅延回路。
4. A variable current source according to claim 1, a switch that is turned on / off in response to an input clock, and an integrated voltage according to a current supplied from the variable current source when the switch is turned on. A power supply voltage compensation type integration delay circuit comprising: a storage capacitor; and an inverter circuit connected in parallel to the capacitor.
JP9273427A 1997-09-19 1997-09-19 Variable current source, and source voltage compensation type integral delay circuit using the same Withdrawn JPH1197949A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9273427A JPH1197949A (en) 1997-09-19 1997-09-19 Variable current source, and source voltage compensation type integral delay circuit using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9273427A JPH1197949A (en) 1997-09-19 1997-09-19 Variable current source, and source voltage compensation type integral delay circuit using the same

Publications (1)

Publication Number Publication Date
JPH1197949A true JPH1197949A (en) 1999-04-09

Family

ID=17527758

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9273427A Withdrawn JPH1197949A (en) 1997-09-19 1997-09-19 Variable current source, and source voltage compensation type integral delay circuit using the same

Country Status (1)

Country Link
JP (1) JPH1197949A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007523507A (en) * 2003-09-26 2007-08-16 テラダイン・インコーポレーテッド Timing generator and method with bias current compensation circuit
US8125261B2 (en) 2003-07-22 2012-02-28 Nec Corporation Multi-power source semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8125261B2 (en) 2003-07-22 2012-02-28 Nec Corporation Multi-power source semiconductor device
JP2007523507A (en) * 2003-09-26 2007-08-16 テラダイン・インコーポレーテッド Timing generator and method with bias current compensation circuit
JP4842131B2 (en) * 2003-09-26 2011-12-21 テラダイン・インコーポレーテッド Timing generator and method with bias current compensation circuit

Similar Documents

Publication Publication Date Title
US7176740B2 (en) Level conversion circuit
JP3076300B2 (en) Output buffer circuit
US6683445B2 (en) Internal power voltage generator
TW200300294A (en) Semiconductor integrated circuit device
JPH06259967A (en) Address transition detector for semiconductor memory device
US6351176B1 (en) Pulsing of body voltage for improved MOS integrated circuit performance
KR100190763B1 (en) Differential amplifier
US20060028253A1 (en) Power-on reset circuit
US6201436B1 (en) Bias current generating circuits and methods for integrated circuits including bias current generators that increase and decrease with temperature
JP3625918B2 (en) Voltage generation circuit
US7102439B2 (en) Low voltage differential amplifier circuit and a sampled low power bias control technique enabling accommodation of an increased range of input levels
US4963774A (en) Intermediate potential setting circuit
US7023276B2 (en) Differential amplifier circuit
US5990708A (en) Differential input buffer using local reference voltage and method of construction
US20090273373A1 (en) Semiconductor device having receiving circuit using internal reference voltage
EP0492506A2 (en) Fast capacitive-load driving circuit for integrated circuits particularly memories
JPH1197949A (en) Variable current source, and source voltage compensation type integral delay circuit using the same
KR960006376B1 (en) Address transition detecting circuit
KR20000028704A (en) An input circuit and a semiconductor integrated circuit device
JP2000163970A (en) Back-bias circuit
JP2002258956A (en) Voltage control circuit
JP2000059204A (en) Dynamic logic circuit and semiconductor integrated circuit device
JP2006155359A (en) Voltage step-down circuit
JPH11326398A (en) Voltage detection circuit
JPH07202131A (en) Semiconductor integrated circuit

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20041207