JPH1185675A - 各種プロセッサ・タイプおよびバス・プロトコルに適用可能な汎用アーキテクチャを備えるコンピュータ・システム - Google Patents
各種プロセッサ・タイプおよびバス・プロトコルに適用可能な汎用アーキテクチャを備えるコンピュータ・システムInfo
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- JPH1185675A JPH1185675A JP9178636A JP17863697A JPH1185675A JP H1185675 A JPH1185675 A JP H1185675A JP 9178636 A JP9178636 A JP 9178636A JP 17863697 A JP17863697 A JP 17863697A JP H1185675 A JPH1185675 A JP H1185675A
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Abstract
高性能なシステム・バスに接続されている他のエージェ
ントとの間で情報を転送することが可能とな汎用アーキ
テクチャを提供する。 【解決手段】 プロセッサ・カードがコンピュータ・シ
ステムのスロットへの挿入に適合し、プロセッサおよび
バス変換装置を収容する。プロセッサは、コンピュータ
・システム・バスの信号プロトコルとは異なる信号プロ
トコルに従って動作する。バス変換装置は、システム・
バスの信号プロトコルをプロセッサの信号プロトコル
に、またその逆に変換を行う。バス変換装置は、バス・
アービトレーション変換、バスロック変換、およびキャ
ッシュ・コヒーレンシー制御の論理を含んでいる。
Description
ピュータ・システムに関する。具体的には、最新のマイ
クロプロセッサと共に使用するバスに関連する信号プロ
トコルおよび動作要件に関する。
バス・アーキテクチャの開発は、常に急激な速度で続け
られている。たとえば、Santa Clara、Ca
lifornia Intel Corporatio
nでは最近、前世代のPentium(登録商標)プロ
セッサの市場における需要がまだ拡大傾向にある時期
に、最新プロセッサ、Pentium ProTMを発売
した。Pentium ProTMプロセッサは、性能に
おいて前世代のPentium(登録商標)プロセッサ
をはるかに凌ぐ偉大な進歩を達成している。このプロセ
ッサは、新たな高性能、パイプラインのシステム・バス
・アーキテクチャを導入している。
ステムを設計したいと望んではいるが、前世代プロセッ
サ、もしくは代替バス・アーキテクチャを備えるプロセ
ッサに基づくプロセッサ設計に適応させたいと願うコン
ピュータ・システム開発者にはジレンマが生じる。たと
えば多くのシステム設計者は、Intelの新しいPe
ntium ProTMバスに互換性をもたせて、最先端
技術の機能を活かすコンピュータ・システムを設計した
いと望んでいても、依然としてPentium(登録商
標)プロセッサ・アーキテクチャとの互換性を求める現
在の市場の要求に応じなければならない。これは一般的
には、システム・プロセッサがPentium(登録商
標)プロセッサ用に設計されるバス・アーキテクチャと
同じピン配列を備え、および/またはそれに従って動作
する必要があることを意味している。
ロセッサのバス信号プロトコルは、Pentium(登
録商標)プロセッサのバス信号プロトコルとは大幅に異
なっている。その結果、システム開発者は、主流のプロ
セッサ設計との互換性を保持し、その一方で最先端のバ
ス・アーキテクチャに関連する利点を見合わせるか、も
しくはPentium(登録商標)プロセッサ・ベース
のシステムの広範な顧客基盤による市場の受容性の減少
を犠牲にして、Pentium ProTMプロセッサの
先進バス・アーキテクチャの信号プロトコルに従ってシ
ステムを設計するか、といった苦しい選択を迫られてき
た。したがって、必要とされるのは、多様なプロセッサ
・タイプへの使用に適応し、その各プロセッサ・タイプ
が代替バス・アーキテクチャを潜在的に用いているよう
なコンピュータ・システム・アーキテクチャである。
発明は、標準化されたコンピュータ・バス・インタフェ
ースによってホストに接続されるプロセッサ・サブシス
テム(またはモジュール)を含む汎用コンピュータ・ア
ーキテクチャを提供することにより、従来技術に内在す
る問題を克服するものである。本発明では、広範にわた
るプロセッサ・タイプとの互換性を提供し、しかも基本
システム・アーキテクチャを変更する必要性を回避して
いる。本発明により、前世代のプロセッサ(Penti
um(登録商標)プロセッサなど)が、シームレスな方
法で高性能な(つまりPentium ProTMプロセ
ッサ)システム・バスに接続されている他のエージェン
トとの間で情報を転送することが可能となる。
ム・バスをサポートするホスト・コンピュータ・システ
ムで使用するプロセッサおよびバス変換装置を含むプロ
セッサ・サブシステムから成る汎用コンピュータ・アー
キテクチャを扱うものである。標準化バス・インタフェ
ースは、システム・バスへの接続を行い、プロセッサ・
サブシステムとホスト間の通信を可能にする。ホスト
は、ホスト・プロセッサ、メイン・メモリ、周辺装置な
どを含んでいる。サブシステム内のプロセッサは、ホス
ト・システムの標準化バス・インタフェースとは異なる
固有バス・インタフェースに従って動作する。バス変換
装置は、ホスト・システムの標準化バス・インタフェー
スとプロセッサの固有バス・インタフェースとの間の変
換を行う。
ブシステムは、ホスト・コンピュータ・システムのスロ
ットに差し込まれるかまたは挿入されるカード上に収容
されている。カードには、システム・バスの信号プロト
コルとは異なる固有信号プロトコルに従って動作するプ
ロセッサが含まれている。バス変換装置は、プロセッサ
のピンおよびカードの標準化バス・インタフェースに接
続されており、これがシステム・バスに接続されてい
る。バス変換装置は、システム・バスの信号プロトコル
をプロセッサ・サブシステムの信号プロトコルに、また
その逆に変換を行う。
ースをとるホスト・コンピュータ・システムは、多様な
自律エージェントをサポートする可能性がある。こうし
た自律エージェントは、追加プロセッサ、ダイレクトメ
モリ・アクセス(DMA)装置など周知の各種装置、ま
たは他のサブシステムを含むこともある。これらのエー
ジェントは、実施態様の一つではパイプライン・システ
ム・バスを介して互いに通信を行う。パイプライン・バ
スに接続されるエージェントは、対称エージェントまた
は優先エージェントとして分類される。対称エージェン
トは、循環優先アルゴリズムに従って分散型アービトレ
ーション・スキームをサポートする。
ン・バス上では対称エージェントとして分類され、循環
優先アルゴリズムに従ってプロセッサに代わりバスの所
有権を要求する。特定の実施において、ラウンドロビン
・アルゴリズムが採用されることもある。多くの場合、
優先エージェントは、バス上に優先権要求信号を送出す
ることにより任意の対称エージェント上のバスの直接所
有権を取得することがある。
ャについて記述する。本実施形態によれば、プロセッサ
・サブシステムは、関連システム・バス・アーキテクチ
ャを備えるホスト・コンピュータ・システムと通信を行
う。プロセッサ・サブシステムは、プロセッサの信号プ
ロトコルをシステム・バスの信号プロトコルに変換する
バス変換装置と共にプラグイン・カード上に収容された
プロセッサを含んでいる。以下の記述において、エージ
ェント・タイプ、論理ブロック、信号接続など、本発明
の理解をさらに深めるために多くの具体的な詳細につい
て述べられる。データ処理技術分野において通常の技能
を有する実践者には、本発明がこうした特定の明細の多
くを伴わずに実践できることが理解されよう。他の例に
おいては、本発明の明瞭さを損なうことのないように、
周知の信号タイミング、構成要素、および回路について
は詳細な記述を行わない。
記述が関連分野における具体的、定義的意味を有する各
種用語を含むことをさらに理解するであろう。たとえ
ば、用語「標準化バス・インタフェース」は、エージェ
ントとバスとの間の信号伝送がシステム全体にわたり適
用する一般に使用される信号プロトコルに従うことを意
味する。このことは、当業者には周知である。さらに、
標準化バス・インタフェースは、各種専門機関により推
進された業界標準タイプを必ずしも参照するものではな
い。むしろ、このインタフェースは、多くの基準の一つ
に基づき選択されることもある。例証により、標準化バ
ス・インタフェースが従来のプロセッサ世代との下位互
換性を提供する高性能バス・アーキテクチャに基づく、
本発明の実施形態が開示される。別の例においては、標
準化バス・インタフェースが比較的単純なバス・アーキ
テクチャに基づき、構成要素の複雑さを緩和してコスト
削減またはさらに大規模な市場のサポートを行うことも
ある。
録商標)マイクロプロセッサを示す図である。背景の形
態をとり、図1に示される信号の操作と機能、およびP
entium(登録商標)マイクロプロセッサに関連す
るバス信号プロトコルについての詳細な説明が多くの発
行物に見出される。たとえば、Don Anderso
nおよびTom Shanley共著のAddison
−Wesley Publishing Compan
y(1995)による「Pentium Proces
sor System Architecture、S
econd Edition」にはそのような記述が含
まれている。
Pentium(登録商標)マイクロプロセッサを参照
するが、Pentium(登録商標)マイクロプロセッ
サとピンの互換性を保ちながら代替内部アーキテクチャ
を採用する他のマイクロプロセッサが現存する、もしく
は将来存在することを理解されたい。同様に、その他の
プロセッサが同様の機能を備え、異なるピン配列で設計
されている信号を提供するが、Pentium(登録商
標)マイクロプロセッサに定義されるバス・アーキテク
チャとの互換性を保持する。
m(登録商標)マイクロプロセッサを参照することは、
これらの同等品を参照することと同じである。言い換え
れば、本発明はPentium(登録商標)マイクロプ
ロセッサに限定されるものではない。むしろ本発明は、
多様なデータ処理装置のいずれにも実践できるものであ
る。さらに、本発明はPentium ProTMプロセ
ッサ・アーキテクチャに基づくホスト・システムの状況
において記述されるが、本発明によりもたらされる利点
を活用するために異なるアーキテクチャを備えるプロセ
ッサもたやすく採用される可能性があることを、当業者
は理解されたい。
実施形態の高レベル、ブロック図が示されている。図2
の実施形態において、複数の集積回路デバイスがプリン
ト回路基盤(PCB)カード(またはモジュール)20
0にマウントまたは収容されている。カード200は、
ライン17で一つまたは複数のキャッシュ・メモリ12
に接続されているプロセッサ11を含んでいる。 ま
た、カード200に含まれているのは、ライン18を介
してプロセッサ11に接続されているバス変換装置15
である。バス変換装置15は、システム・バス101に
接続されている。本実施形態においては、システム・バ
ス101は、標準化バス・インタフェースを備える高性
能パイプライン・バスを含んでいる。
ン16は、プロセッサ11からシステム・バス101へ
直接に接続することも(図示の通り)、もしくは代替と
して変換装置15を経由して接続することもできる。
変換装置15は、プロセッサ11に関連するバス信号プ
ロトコルと電気的特性を、システム・バス101に関連
する信号プロトコルと電気的特性に、およびその逆に変
換する機能を果たす。このようにして、情報はプロセッ
サとシステム・バス101に接続された他のエージェン
トとの間で転送される。信号ライン14は、カード20
0に含まれる他の装置に接続され、プロセッサ11への
入力/出力ラインが他にあることを表すためのものであ
ることに留意されたい。たとえば、ライン14はクロッ
ク入力信号、動作電位供給ライン、追加集積回路への接
続などを含む。
1に接続された複数のエージェントを含むコンピュータ
・システムにおける本発明の実施形態が示されている。
図3の実施形態において、バス101は、Pentiu
m ProTMプロセッサ用に設計されたものなどのアー
キテクチャを備えるパイプライン・バスである。プロセ
ッサ・カード200は、一つの辺に沿って配置された複
数のインタフェース・ターミナルを備えていることが示
されている。これらのターミナルはコネクタ201に差
し込まれる。コネクタは、対応する端子にそれぞれ接続
される端子を有するスロットを備えている。例えば、こ
の構成は、コンピュータ・システム内で使用可能なスロ
ットを介してマザーボードに接続するドータカードでも
よい。この構造により、高性能バス101は、各々が多
様なプロセッサのいずれかを含む可能性のある多くのプ
ロセッサ・カードにインタフェースを取ることができる
ようになる。
ード200は、キャッシュ・メモリ12a−12cに接
続され、またバス変換装置15を介してバス101に相
互接続するプロセッサ(PA )11を含んでいる。バス
101に接続されている他の装置には、バス・マスタ2
05,ダイレクト・メモリ・アクセス(DMA)装置2
02,I/O207,拡張装置203,およびクラスタ
206に編成されたプロセッサ(PB )のグループがあ
る。例示では、プロセッサPB は、パイプライン・バス
101のバス・アーキテクチャと互換性のあるPent
ium PRoTMプロセッサである。したがって、マル
チプロセッサ(MP)システムが図3のコンピュータ・
システムで示されている。
01は、Intel CorporationのPen
tium ProTMプロセッサ・バスとする。Pent
ium ProTMプロセッサ・バスに関連する信号プロ
トコルは、「PentiumProTM Prosess
or Family Developer’s Man
ual Volume 1:Specificatio
ns」(1996)の刊行物に示されており、これは1
−800−879−4683に電話してIntel C
orporationから入手することができ、この刊
行物は参照として本実施形態の一部とする。ただし、本
発明の特定の態様についての理解をさらに深めるため
に、本発明に関わる都度Pentium ProTMの各
種属性について説明を行う。
プロセッサ・バスのバス・アービトレーション・プロト
コルに従って対称エージェントおよび優先エージェント
の二つのバス・エージェントの分類があることを理解さ
れたい。対称エージェントは、ラウンドロビン(つまり
循環優先)アルゴリズムを使用するかなりの分散アービ
トレーションをサポートする。各対称エージェントは、
RESETに割り当てられた固有エージェント識別(I
D)、次のアービトレーション・イベントの最低優先度
を持つ対称エージェントを反映する回転ID値、および
「ビジー」または「アイドル」状態を示す対称所有状態
インジケータを備えている。たとえば図3の実施形態に
おいて、プロセッサ・カード200は、バス101に接
続された複数の対称エージェントの一つとして示されて
いる。
では、対称エージェントは、個々にまたはクラスタ20
6に編成されたプロセッサPB 、バスマスタ205,お
よびバス101に接続されている各種拡張装置203な
どの装置を含む。図3のコンピュータ・システムにおい
ては、ダイレクト・メモリ・アクセス(DMA)装置2
02は、通常メモリへの直接パスを必要とするため、最
高優先度エージェントとして機能する。他の構成におい
ては、優先エージェントは、図3のI/Oブロック20
7に示されるように、複数のI/O装置に対してアービ
トレーションを行う最高優先アービタとすることができ
る。
対称バス所有者を決定し責任を課すプロセスである。す
べてのアービトレーション・イベントで、最高優先度を
持つ対称エージェントが対称所有者となる。対称所有者
よりも高い優先度を持つ優先エージェントが対称エージ
ェントからのバスの所有権を取得する可能性もあるた
め、対称所有者は必ずしもバス全体の所有者である必要
がない。優先エージェントがバスに対してアービトレー
ションを行うと、新規トランザクションがオンゴーイン
グ・バス・ロック操作の一部でない限り、対称所有者が
新規要求フェーズに入ることを妨げる。バス・ロック操
作は、割り込むことのできない自律の操作である。この
ようなバス操作の例には、読み取り−変更−書き込みサ
イクルがある。
3で示されたバス変換装置15の一つの実施形態の概念
図が示されている。点線10および100は、それぞれ
プロセッサ11およびバス101双方のそれぞれのコン
バータ15との間のバス信号インタフェースを表してい
る。インタフェース10および100が、それぞれのバ
ス・インタフェースに関連する電圧および論理レベルの
変換の必要に応じて、データおよびアドレス・ラッチ、
電圧変換回路、信号変換論理などを含むことを、当業者
は理解するであろう。
ースを取るバス・インタフェース100の場合、ここに
含まれるのはインタフェース・ユニット・インオーダ・
キュー(IOQ)70である。このIOQ70は、バス
追跡論理ユニットであって、バス101の現行状態の追
跡を継続するPentium ProTMプロセッサ・バ
スに関連する標準論理ブロックである。すべてのバス・
エージェントは同じIOQ状態を維持して、バスに対し
て発せられたすべてのトランザクションを追跡する。ト
ランザクションがバスに対して発行される場合、これは
各エージェントのIOQにも入力される。
理で存在することのできるインオーダ・トランザクショ
ン数の限界である。トランザクションは、その応答およ
びデータを発行された順序と同様の順序で受け取るた
め、IOQ70の最上部にあるトランザクションは、応
答およびデータ・フェーズを入力する次のトランザクシ
ョンである。応答フェースの完了後、トランザクション
はIOQから除去される。IOQはまた、HIT#/H
ITM#、DRDY#,DBSY#などおよび他のバス
・プロトコル信号などの信号送信の責任も負う。IOQ
のデフォルトの深さは8である。ただし、バス・エージ
ェントは、RESET#のピンA7#の起動によって1
の深さにIOQ70を構成することがある。
別のバスプロトコルに関連するアービタ信号を変換する
バス・アービトレーション・コンバータ(BAC)60
である。たとえば、BAC60により、プロセッサ11
は、そのアービタ信号をバス101に関連するバス・プ
ロトコルに適切に変換させて、パイプライン・バス10
1上の制御または所有権を取得することができる。
の詳細なブロック図である。BAC60に含まれるの
は、エージェント識別(ID)判定状態マシン61,対
称所有者判定状態マシン62、ホールド・アサーション
論理63,およびバス要求論理64である。システム・
バス101の対称アービトレーション・スキームにおい
て、バスへのアクセスを要求する各エージェントは適切
な要求(BREQ#)信号をアサートする必要があるこ
とを理解されたい。たとえば、プロセッサ11は、プロ
セッサ11のバス・プロトコルに従ってBREQ#信号
を駆動することにより、バス101への要求を送る意図
を示すことがある。
Aは、バス要求論理64からプロセッサ11への入力で
ある。アサート時に論理低状態を呈する各信号はポンド
記号#を後に付してあることに留意されたい。例示によ
り、プロセッサ11が自律トランザクションを実行する
場合、LOCK#信号は低にアサートされる。
アサートされるバス要求出力であり、バス・サイクルを
実行するためにバス101の所有権を取得する必要があ
ることをバス要求論理64に知らせる。HLDA信号
は、プロセッサ11によってアサートされるホールド確
認出力であり、もはやバスを所有しないことを要求を行
う他の装置に知らせる。プロセッサ11に関連するバス
・プロトコルに従って、HLDAはすべての未処理バス
・サイクル(つまり前にパイプライン化されたもの)が
完了するまでアサートされない。バス要求論理64は、
プロセッサ11によって生成されるバス要求信号を、シ
ステム・バス101のプロトコルに関連するバス要求信
号に互換性のあるBREQ#[0]に変換する。
・コンバータ60は、Pentium ProTMプロセ
ッサ・バス上で実施されるラウンドロビン・アービトレ
ーション・スキームに従い対称エージェントとしてバス
101の所有権を取得する。バス101に適切に接続す
るために、各対称エージェントは対称エージェント識別
(ID)を割り当てられる必要がある。これは、エージ
ェントID判定有限状態マシン61の目的である。電源
投入またはリセット時に、対称エージェントID判定状
態マシン61はBREQ#[3:0]信号ラインを受け
入れ、プロセッサ・カード200のエージェントID割
り当てを判定する。エージェントID情報は、対称所有
者判定状態マシン62に供給される。
ために対称エージェントBREQ#[0]信号がアサー
トされ、対称所有者判定状態マシン62はPentiu
mProTMプロセッサ・バスのバス・プロトコルに従い
対称エージェントとしていつ所有権が取得されるかを見
い出すためにバスの状態を調べる。システム・バス10
1に関連するバス・アービトレーション信号は、BRE
Q#[3:0]、BPRI#、LOCK#(図7に図
示)、およびRESET#を含んでいる。BREQ#
[3:0]バス信号は、プロセッサ・カード200のバ
ス変換装置15を含む対称エージェントに回転式に接続
されている。この配置は、電源投入またはRESET中
に固有のエージェントIDを持つすべての対称エージェ
ントを初期化する。バス要求信号BREQ#[3:0]
は、システム・バス101の所有権に対しアービトレー
ションを行うよう個々の対称エージェントがバス所有権
要求の送受信を行う機構を提供する。
優先度バス・エージェントからのバス所有権要求を受け
取る優先要求信号である。たとえば、BPRI#は、バ
ス101の直接の所有権に対しアービトレーションを行
うことができるように優先エージェントによってアサー
トされることがある。バス101に接続された対称エー
ジェントは、優先エージェントがバスの所有権を要求し
ていることの表示としてBPRI#信号を受け取る。
ントに際して、プロセッサ・カード200はシステム内
で最高優先度を現在備えている場合、バスの対称所有者
になることがある。優先エージェントは、続いてバスに
要求し、プロセッサ・カード200上の所有権を取得す
る。たとえば、I/O装置207(図3を参照)は、当
然、プロセッサ・カード200が自律トランザクション
を実行しLOCK#信号をアサートしていない限り、B
PRI#をアサートすることによりドータカード200
からバスの所有権を取得する。プロセッサ・カード20
0は、当然、代替実施形態における優先エージェントに
指定することができる。
101からのBPRI#信号を受け取り、プロセッサ1
1へのHOLDおよびAHOLD信号入力を生成する。
BPRI#信号がバス101にアサートされる場合、こ
れは高優先度エージェントがバスの所有権を取得するた
めに介在することを意味する。BPRI#信号に応答し
て、ホールド・アサーション論理63はプロセッサ11
にこれ以上の要求を発しないよう知らせる。
は、プロセッサ11にそのアドレス・バスの駆動を停止
させて、プロセッサがバス・サイクルを制御できないよ
うにする。従って、HOLDおよびAHOLD信号の駆
動により、バス変換装置15はバス101の他の対称エ
ージェントで動作できるようになる。このため、プロセ
ッサ11はデフォルトでバスを所有しないように強制さ
れるが、Pentium(登録商標)プロセッサのバス
・アーキテクチャ内ではプロセッサはデフォルトでバス
を所有する。複数のプロセッサまたはエージェントを備
えるシステム構成においては、HOLDとAHOLD信
号を使用すると二つ以上のプロセッサが互いをバック・
オフする可能性が排除されて「ライブ・ロック」状態に
至る。
へのBOFF#信号入力を生成し、BPRI#信号を使
用して高優先度エージェントがバスの所有権を要求する
場合、プロセッサ11にバスの制御を即座に解放させ
る。BOFF#信号が除去された後、プロセッサ11は
バス・サイクル全体を再始動させる。
ード200は、対称エージェントに代わり、コンピュー
タ・システムで高優先度エージェントとして機能する。
変換装置15はさらに、システム・バス101で発行す
るために、プロセッサ11によって生成される要求を変
換するアウトゴーイング・コンバータ(ORC)20を
さらに含んでいる。実施形態において、バス101の所
有権がPentium(登録商標)プロセッサによって
取得されると、アウトゴーイング・エンコーディングは
Pentium(登録商標)プロセッサのプロトコルか
らPentium ProTMプロセッサ・バス101の
信号プロトコルに変換される必要がある。さらに、Pe
ntium ProTMバスは2クロック要求サイクルを
実施するが、Pentium(登録商標)プロセッサは
単に1クロック・サイクルで動作する。従って、ORC
20はプロセッサ11が発行する要求を適切に配列する
責任、およびPentium(登録商標)からPent
ium ProTMプロセッサ・バスの異なる要求タイプ
・ピンに変換する責任を負う。
求サイクル有限状態マシン21、要求エンコーダ22お
よび23、および属性エンコーダ26を含んでいる。要
求サイクル状態マシン21は、プロセッサ11がバス1
01の所有権を取得していることを示すBAC60から
のライン66上の信号を受け取る。この時点で、プロセ
ッサ11は、有効アドレスおよびバス・サイクル定義が
あることを示すためにそのADS#(アドレス状態)出
力信号をアサートする。
各種要求およびエンコーディングの変更のためにマルチ
プレクサ循環回路24および25に接続された制御信号
を生成し、単一サイクル・プロセッサ要求がシステム・
バス101上の二つの別個のクロック・サイクルとして
適切に配列されるようにしている。二つの要求サイクル
のためのエンコーディングはブロック22および23に
よって行われ、これがプロセッサ11からの書き込み/
読み取り(W/R#)信号、メモリまたはI/Oトラン
ザクション(M/IO#)信号およびバス・サイクル定
義(CACHE#)信号入力として受け取られる。CA
CHE#信号は、キャッシュライト・バック・サイクル
中にプロセッサによってアサートされ、またプロセッサ
がバースト・バス・サイクルを使用してキャッシュ・ラ
インフィルを実行しようとしていることを外部メモリに
通知する。
た読み取り操作のタイプを示すD/C#(データ/コー
ド)信号を受け取る。
ド化出力信号は、マルチプレクサ24への入力である。
マルチプレクサ24から選択された出力は、図6に示さ
れるように、要求循環状態マシン21によって制御され
る。ADS#信号が要求循環状態マシン21によってバ
ス101に出されると、プロセッサ11からの各種要求
タイプがエンコーダ22によって最初のサイクル中にコ
ード化される。この時点で、プロセッサ11が供給した
アドレス信号は、マルチプレクサ25を介してシステム
・バス・アドレス・ライン、A#[35:3]への出力
に選択される。要求タイプに関する基本情報はまた、最
初のサイクル中にREQ#[4:0]ラインを介してシ
ステム・バス101に配置される。要求エンコーダ22
は、本発明の一つの実施形態に従い、Pentium
(登録商標)タイプのピンをPentium ProTM
プロセッサ・バス上の適切な要求タイプ信号に変換する
通常の組合せ論理を使用して実施されることもある。
レクサ24はシステム・バス101への出力にエンコー
ダ23のReqb[4:0]出力を選択する。第二のサ
イクル中にはまた、要求タイプに関する追加情報をパイ
プライン・バスに送るために、アドレス信号ラインが使
用される。この情報には、バイト有効信号ライン(BE
#[7:0])、ロックされた転送要求は予想されるバ
ス・サイクル数の2倍であるという論理を知らせる分割
サイクル(SCYC#)信号、L2キャッシュが書き込
まれるラインに対してライトバックまたはライトスルー
・ポリシーのいずれを使用するか指定するページ・ライ
トスルー(PWT)信号、およびCACHE#信号が含
まれる。この情報は、第二のサイクル中にマルチプレク
サ25によってシステム・バス101のアドレス・ライ
ンへの出力として選択される。
なアウトオブオーダーにする)機能を持つ応答エージェ
ントを含むシステム構成において、ORC20はバス1
01に出された各要求のあるDEN#信号ラインをアサ
ート解除する論理を含まなければならない。DEN#信
号は、遅延可能な信号であり、EXF1#/Ab4#ピ
ンの要求フェーズの第二クロック上(つまり第二サイク
ル・アドレス・ピンのビット4)のバス101で駆動さ
れる。たとえば、この信号論理は、状態マシン21の通
常の組合せ論理に含まれることもある。各アウトゴーイ
ングを備えるDEN#のアサート解除は、応答エージェ
ントがトランザクションを延期することを防ぐ。
号もまた、アウトゴーイングの一部としてバス101に
ブロック27および28によって生成される。
・コンバータ(BLC)回路50を含んでおり、これが
自律トランザクション中にバスをロックできる。つまり
割り込みできないいくつかのクロック・サイクルにわた
るトランザクションである。Pentium(登録商
標)プロセッサのロック・プロトコルはPentium
ProTMプロセッサ・バス上に実施されるロック信号プ
ロトコルと類似しているが、それぞれのバス・プロトコ
ルに関してロックがアサートされる正確なタイミングに
は相違がある。
信号、およびORC20からの入力を受け取るロック変
換有限状態マシン51を含むバス・ロック・コンバータ
を示す図である。システム・バス101において、LO
CK#信号はすべてのエージェント間を結ぶバス上の双
方向信号である。Pentium ProTMプロセッサ
のバス・アービトレーション・プロトコルに従って、現
行バス所有者はLOCK#をアサートして不可分のバス
・ロック操作を定義する。
サートした直後、システム・バス101は、バス101
の信号プロトコルに従ってロック変換状態マシンから変
換されたLOCK#信号を受け取る。状態マシン51
は、基本的に可変遅延を実施し、ADS#などの信号が
バス101上で対応するLOCK#信号のアサート前に
ORC20によって生成されるのを待つ。バス101上
のLOCK#信号は、一連の自律トランザクションと通
じて持続し、その後トランザクションが完了した後アサ
ート解除される。バス101の適切な信号プロトコルに
従って再度アサート解除が行われる。
15はまた、システム・バス上の信号要求をプロセッサ
11に入力可能な信号に変換を行うためのインカミング
要求コンバータ(IRC)30を含んでいる。Pent
ium(登録商標)プロセッサの信号プロトコルに従っ
て、外部アドレス・ストローブ(EADS#)信号がア
サートされ、有効アドレスがそのローカル・アドレス・
バス上にあり、このアドレスがスヌープ可能であること
をプロセッサに知らせる。スヌープが起動されると、プ
ロセッサはバスからキャッシュ・ディレクトリへとメモ
リ・アドレスを転送し、ルックアップが行われる。しか
し、Pentium ProTMプロセッサ・バスはEA
DS#信号またはその等価物を含んでいないため、本実
施形態は以下のスキームを実施する。
マルチエージェント・システム・バスであるため、バス
上のADS#信号は複数エージェントの一つによって要
求を示す。バスに接続されたすべてのエージェントは、
ただこれらの要求を監視し、要求タイプに応じてバス1
01をスヌープすることが適切であるかどうか、また情
報をどうするかを決定する。
ステム・バス101から要求信号REQ#[4:0]を
受け取る受入要求変換論理ブロック31を含んでいる。
論理ブロック31はまた、バス101からADS#信号
も受け取る。受入要求変換論理31は、バス101上の
要求がプロセッサ11によってスヌープ可能であるかど
うか判定する機能を果たす。システム・バス101上の
現行トランザクションがスヌープ可能である場合、論理
ブロック31は、EADS#がアドレス情報と共にプロ
セッサに送り込まれるようにする。IRC論理ブロック
31がトライステート・バッファ33および34を制御
して、EADS#信号およびプロセッサ11のアドレス
・ピンのアサート/アサート解除を行うことに留意され
たい。
効(INV)信号を生成して、キャッシュ・ラインを有
効のままにしておくか、またはスヌープ・ヒットの場合
にそれを無効とマークするようにプロセッサ11に指示
する。キャッシュ・ラインに有効データが含まれる場
合、ラインは共用キャッシュ・コヒーレンシー状態にお
かれる。プロセッサ11がアドレス・バスを適切にスヌ
ープできるようにアドレス・ホールド(AHOLD)信
号がアサートされることを、論理ブロック31が確認す
ることに留意されたい。このため、キャッシュの一貫性
の維持が保証される。
実施では、システム・バス101が信号変換の目的でパ
イプライン解除されることを仮定していることを理解さ
れたい。本発明の代替実施形態において、バス101を
パイプライン解除しないことが望ましい。そのような実
施においては、バス変換装置15はさらに、すべてのス
ヌープをプロセッサ11に送り、かつ定期的にシステム
・バス101を停止させるキューイング機構を含む。
上の36−ビット要求がプロセッサ・インタフェースに
送られないよう防ぐスヌープ制御論理を含むことにも留
意されたい。たとえば、Pentium(登録商標)プ
ロセッサは32−ビット要求に制限されている。したが
って、IRC論理ブロック31は、32−ビット以上の
要求がプロセッサ11によってスヌープされることのな
いようにしている。
示されたキャッシュ・コヒーレンシー制御ユニット(C
CC)40を示す詳細図である。図9の実施形態では、
データ・バスをトライステート・バッファ43を通じて
駆動するダーティ・データ・バッファ42に接続された
スヌープ結果変換状態マシン41を含むCCC40を示
している。スヌープがプロセッサ11に駆動されたこと
をIRC31が状態マシン41に知らせると、数クロッ
ク後にプロセッサはダーティ・ラインへのキャッシュ・
ヒットまたはキャッシュ・ミスが発生したことを示す信
号をCCC40に送る。この情報は、信号ラインHIT
/HITMおよびADSを介して送られる。
バス101と関連する入力順序キュー(IOQ)と通信
する。IOQは、システム・バスを監視し、バス101
の信号プロトコルに従ってデータがバス101に転送さ
れるように適切な信号を状態マシンおよびトライステー
ト・バッファ43に送る。一つの実施形態において、I
OQは通常のバス状態追跡論理を含んでいる。バス状態
追跡論理は、システム・バス101を介して正確な時間
に状態情報を単に提示する。
がパイプライン・バス上の現行トランザクションに変換
する複数のエントリを含んでいる。各IOQエントリ
は、トランザクションの状態の追跡も行う。このように
して、すべてのバス・エージェントはバス上のパイプラ
インを経由して流れる際、各トランザクションの記録を
とることができる。現在記述されている実施形態では、
バスがプロセッサ11への変換のためにパイプライン解
除されるため、IOQは「1」の深さを備えている。
トからシステム・バス101のバス追跡論理への一部の
情報の通信を行う。クリーン・ラインへのヒットの場
合、またはキャッシュ・ミスの場合は、状態マシン41
はただこの状態を適切な時にシステム・バス101に報
告する。しかし、ダーティ・ラインに対してヒットが発
生する場合(プロセッサはHITM信号をアサートす
る)は、プロセッサ11が即座にダーティ・データを出
力するように設計されているためこの状況は特殊処理を
必要とする。
状態マシン41によって検出される場合、これはダーテ
ィ・データが即座にプロセッサ11によって送出される
ことを意味している。システム・バス101の信号プロ
トコルは、このようにしてデータがダンプされることを
許さないため、ダーティ・データ・バッファ42はプロ
セッサ11から出力される際データをキャプチャして、
適切な時にバス101上に送出できるようにする。この
プロセスは、もちろんスヌープ結果変換状態マシン41
の制御下にある。トランザクションを完了するためにシ
ステム・バス101上にダーティ・データが送出される
時を示す情報を有しているため、図9の実施において、
IOQ内のバス状態追跡論理はまた、ダーティ・データ
・バッファ42に接続されている。
ン41は、BRDY#信号を使用してプロセッサ11に
よって出力されるデータを抑えることもできる。この代
替実施において、バッファ42は排除することができ、
プロセッサ11からのデータ・バス・ラインは、システ
ム・バス101に接続される前にトライステート装置4
3によって単にトライステートとなる。本実施形態にお
いて、現在扱っている装置がライトに対応してPent
ium(登録商標)プロセッサからのデータを受け入れ
たことを示すためにBRDY#が使用されることに留意
されたい。言い換えれば、スヌープ結果変換状態マシン
41は、適切なハンドシェーク信号を供給することによ
りデータが直接システム・バス101に転送されるよう
に動作する。
ッサ11からスヌープ結果を取得して、それをIOQに
渡し、それがバス・インタフェース101に組み込まれ
る。HITM#信号がプロセッサ11によってアサート
されると、それがダーティ・データ・ダンプの最初を知
らせるため、スヌープ結果変換状態マシン41は次のA
DS#信号がプロセッサ11によって出力されるまで待
機する。
論理を含む、バス要求プロトコル変換論理ユニット70
を示している。図のように、論理ユニット70には、バ
ス・プロトコル変換有限状態マシン72およびインオー
ダ・キュー71が含まれる。状態マシン72は、プロセ
ッサ11およびシステム・バス101の間で要求された
プロトコル信号変換を行う。インオーダ・キュー71
は、インタフェースの反対側の、両バスの状態の記録を
とるために使用される。IOQ71は、システム・バス
101のプロトコルに従って指定されたように、通常の
論理およびバス状態情報の保持のためのレジスタ・スト
レージを含んでいる。
号の状態の追跡に加え、論理ユニット70は必要なハン
ドシェーキング信号、たとえばデータ転送ハンドシェー
キングも供給する。特定の例においては、インタフェー
スの反対側のバス信号は密接に関連した機能を備えてい
る。たとえば、プロセッサ11に接続されたADS#信
号は、単一方向アドレス・ストローブ信号である。対応
する変換は、本来双方向である、システム・バス101
のADS#信号へのものである。
ニット70はシステム・バス101とプロセッサ11と
の間で転送された各種の信号を変換する。このグループ
内に含まれるものは、本発明の一つの実施形態に従うア
ドレス・パリティ・エラー信号AERR#である。パリ
ティエラーを検出するエージェントは、トランザクショ
ンのエラー・フェーズ中にAERR#信号をアサートす
る。すべてのバス・エージェントはAERR#を監視
し、インオーダ・キューからトランザクションを除去し
て、トランザクションに関連する残りのフェーズすべて
をキャンセルすることにより、次のクロックでエラーの
あるトランザクションをアボートする。インタフェース
のプロセッサ側の対応するアドレス・パリティ信号はA
PCHK#である。アドレス・パリティ・エラーの際に
は、プロセッサ11がAPCHK#を活動化する。
システム・バス側に含まれるものには、信号HIT#/
HITM#もある。HIT#およびHITM#は、ライ
ンがスヌープを行うエージェント内で有効であるかまた
は無効であるか、ラインがキャッシュを行うエージェン
トで変更された(ダーティ)状態にあるかどうか、もし
くはスヌープ・フェーズが実行される必要があるかどう
かを示すために使用される。HIT#およびHITM#
信号は、システム・レベルでキャッシュ・コヒーレンシ
ーを保持するために使用される。上記のように、スヌー
プを行うエージェントがHITM#をアサートする場
合、エージェントはデータ・フェーズ中に変更されたラ
インをライトバック(明示的ライトバック)する責任を
負っている。DEFER#信号もまた、スヌープ・フェ
ーズに送られる。DEFER#は、トランザクションが
インオーダ完了を保証されることを示すためにアサート
解除される。DEFER#をアサートするエージェント
は、適切な応答を生成することにより、IOQ71から
トランザクションの適切な除去を保証する。トランザク
ションの応答信号グループは、同じトランザクションの
スヌープ・フェーズの後に発生し、要求されたスヌープ
結果を記述するコード化を提供する信号RS#[2:
0]を含んでいる。応答エージェントは、IOQ71の
最上部のトランザクションを完了する責任を負うエージ
ェントである。ライト・トランザクションでは、ライト
またはライトバック・データを受け取る準備ができてい
ることを示すために応答エージェントによってTRDY
#がアサートされる。
ーズに送られる信号をふくみ、DBSY#/DRDY#
(データ・バス・ビジーおよびデータ・レディ)を含
む。DRDY#は有効データがバス上にありラッチする
必要があることを示している。データ・バス所有者は、
有効データが転送される各クロックにDRDY#をアサ
ートする。DBSY#は、複数クロック・データ転送に
対して、最初のDRDY#の前およびDRDY#アサー
トの間にバスをホールドするために使用される。スヌー
プ、応答、およびデータ・フェーズ信号はすべてIOQ
71を介して追跡される。
次のアドレス入力(NA#)を含むプロセッサ11への
出力を供給する。NA#入力は、次のバス・サイクルが
現行サイクル終了前にバス上に送られるよう要求する装
置によってアサートされる。外部ライトバッファ・エン
プティ(EWBE#)信号は、実行順(ストロング・メ
モリ順)にメモリ操作が確実に発生するようプロセッサ
11に供給される。このため、次の命令を実行すること
により、すべてのバッファリングされたライトは確実に
完了される。前記のように、BRDY#信号は、現在扱
っている装置が読み取りに応答してデータ・バス・ピン
上の有効データを提示したこと、または現在扱っている
装置が書き込みに対応してプロセッサからデータを受け
入れたことを示す。同様に、KEN#は、読み取られる
ロケーションがキャッシュ可能なアドレス空間であるか
どうかを示すキャッシュ制御信号である。アドレスがキ
ャッシュ可能でない場合、KEN#ラインはイナクティ
ブになり、プロセッサがキャッシュ・ラインフィルを実
行しないことを知らせる。
配列を示す図である。
ック図である。
ジェントを含むコンピュータ・システムにおける発明の
実施形態を示す図である。
を示す概念図である。
タ回路の一つの実施形態を示す図である。
路の一つの実施形態を示すブロック図である。
施形態を示す図である。
実施形態を示す図である。
御ユニットの一つの実施形態を示すブロック図である。
バス要求プロトコル変換論理を示す図である。
ジュール) 201 コネクタ 202 ダイレクト・メモリ・アクセス(DMA)装置 203 拡張装置 205 バス・マスタ 206 クラスタ 207 入出力
Claims (3)
- 【請求項1】 ホスト・プロセッサと、 ホスト・プロセッサと互換性のある標準信号プロトコル
にしたがって動作するシステム・バスと、 システム・バスに結合された1つまたは複数のエージェ
ントと、 システム・バスに結合されたカードとを備えており、前
記カードが第1の信号プロトコルと異なる第2の信号プ
ロトコルにしたがって動作するプロセッサと、 プロセッサに結合され、かつシステム・バスに結合され
た、バスの第1の信号プロトコルを標準信号プロトコル
に変換し、またその逆を行って、情報がプロセッサとホ
スト・プロセッサの間で転送できるようにするバス変換
器とを有するコンピュータ・システム。 - 【請求項2】 第1の信号プロトコルにしたがって動作
するホスト・プロセッサと、 第1の信号プロトコルと互換性のあるバス・アーキテク
チャを有するパイプライン・システム・バスと、 複数の端子接続部を有するスロットと、 スロットに差し込まれ、複数の半導体デバイスを収納し
ており、端子接続部に対応した複数のインタフェース端
子を有しているカードとを備えており、前記複数の半導
体デバイスが、 複数のピンを有し、システムバスの第1の信号プロトコ
ルと異なる第2の信号プロトコルにしたがって動作する
プロセッサと、 パイプライン・システム・バスの第1の信号プロトコル
をプロセッサの第2の信号プロトコルに変換し、またそ
の逆を行うバス変換器であって、システム・バスの第1
の信号プロトコルと互換性があるインタフェース端子に
接続された第1のインタフェースと、プロセッサの第2
の信号プロトコルと互換性のあるプロセッサのピンに結
合された第2のインタフェースとを有しているバス変換
器とを含んでいるコンピュータ・システム。 - 【請求項3】 アービトレーション・アルゴリズムを使
用してシステム・バスの所有に関するアービトレーショ
ンを行う複数の対称エージェントをさらに備えている請
求項2に記載のコンピュータ・システム。
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