JPH113313A - 汎用コンピュータ・アーキテクチャに使用するプロセッサ・サブシステム - Google Patents

Abstract

(57)【要約】 【課題】 第１の信号プロトコルに従って動作するホス
ト・プロセッサなどと第１の信号プロトコルとは互換性
のない第２の信号プロトコルに従って動作するサブシス
テムに含まれるプロセッサとを有するコンピュータ・シ
ステム内での動作の方法を提供する。 【解決手段】 この方法は、パイプライン・バスの所有
権を取得するために第２の信号プロトコルからパイプラ
イン・バスの第１の信号プロトコルにサブシステム・プ
ロセッサによって生成されるアービタ信号を変換するス
テップを含む。次に、プロセッサの送出要求コード化は
第２の信号プロトコルから第１の信号プロトコルに変換
される。最後に、パイプライン・バスの第１の信号プロ
トコルに従って変換された送出要求コード化からパイプ
ライン・バス上にバス・サイクルを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に高性能コン
ピュータ・システムに関する。具体的には、最新のマイ
クロプロセッサと共に使用するバスに関連する信号プロ
トコルおよび動作要件に関する。

【０００２】

【従来の技術】最先端のマイクロプロセッサと関連する
バス・アーキテクチャの開発は、常に急激な速度で続け
られている。たとえば、Ｓａｎｔａ Ｃｌａｒａ、Ｃａ
ｌｉｆｏｒｎｉａ Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏ
ｎでは最近、前世代のＰｅｎｔｉｕｍ（登録商標）プロ
セッサの市場における需要がまだ拡大傾向にある時期
に、最新プロセッサ、Ｐｅｎｔｉｕｍ Ｐｒｏ^TMを発売
した。Ｐｅｎｔｉｕｍ Ｐｒｏ^TMプロセッサは、性能に
おいて前世代のＰｅｎｔｉｕｍ（登録商標）プロセッサ
をはるかに凌ぐ偉大な進歩を達成している。このプロセ
ッサは、新たな高性能、パイプラインのシステム・バス
・アーキテクチャを導入している。

【０００３】最新のバス・アーキテクチャに基づいてシ
ステムを設計したいと望んではいるが、前世代プロセッ
サ、もしくは代替バス・アーキテクチャを備えるプロセ
ッサに基づくプロセッサ設計に適応させたいと願うコン
ピュータ・システム開発者にはジレンマが生じる。たと
えば多くのシステム設計者は、Ｉｎｔｅｌの新しいＰｅ
ｎｔｉｕｍ Ｐｒｏ^TMバスに互換性をもたせて、最先端
技術の機能を活かすコンピュータ・システムを設計した
いと望んでいても、依然としてＰｅｎｔｉｕｍ（登録商
標）プロセッサ・アーキテクチャとの互換性を求める現
在の市場の要求に応じなければならない。これは一般的
には、システム・プロセッサがＰｅｎｔｉｕｍ（登録商
標）プロセッサ用に設計されるバス・アーキテクチャと
同じピン配列を備え、および／またはそれに従って動作
する必要があることを意味している。

【０００４】残念ながら、Ｐｅｎｔｉｕｍ Ｐｒｏ^TMプ
ロセッサのバス信号プロトコルは、Ｐｅｎｔｉｕｍ（登
録商標）プロセッサのバス信号プロトコルとは大幅に異
なっている。その結果、システム開発者は、主流のプロ
セッサ設計との互換性を保持し、その一方で最先端のバ
ス・アーキテクチャに関連する利点を見合わせるか、も
しくはＰｅｎｔｉｕｍ（登録商標）プロセッサ・ベース
のシステムの広範な顧客基盤による市場の受容性の減少
を犠牲にして、Ｐｅｎｔｉｕｍ Ｐｒｏ^TMプロセッサの
先進バス・アーキテクチャの信号プロトコルに従ってシ
ステムを設計するか、といった苦しい選択を迫られてき
た。したがって、必要とされるのは、多様なプロセッサ
・タイプへの使用に適応し、その各プロセッサ・タイプ
が代替バス・アーキテクチャを潜在的に用いているよう
なコンピュータ・システム・アーキテクチャである。

【０００５】

【発明が解決しようとする課題】以下に示すように、本
発明は、標準化されたコンピュータ・バス・インタフェ
ースによってホストに接続されるプロセッサ・サブシス
テム（またはモジュール）を含むコンピュータ・アーキ
テクチャを提供することにより、従来技術に内在する問
題を克服するものである。本発明では、広範にわたるプ
ロセッサ・タイプとの互換性を提供し、しかも基本シス
テム・アーキテクチャを変更する必要性を回避してい
る。本発明により、前世代のプロセッサ（Ｐｅｎｔｉｕ
ｍ（登録商標）プロセッサなど）が、シームレスな方法
で高性能な（つまりＰｅｎｔｉｕｍＰｒｏ^TMプロセッ
サ）システム・バスに接続されている他のエージェント
との間で情報を転送することが可能となる。

【０００６】

【課題を解決するための手段】本発明は、標準化システ
ム・バスをサポートするホスト・コンピュータ・システ
ムと共に使用するプロセッサおよびバス変換装置を含ん
でいるプロセッサ・サブシステムを扱うものである。標
準化バス・インタフェースは、システム・バスへの接続
を行い、プロセッサ・サブシステムおよびホストの間の
通信を可能にする。ホスト・システムは、ホスト・プロ
セッサ、メイン・メモリ、周辺装置などの構成要素を含
んでいる。サブシステム内のプロセッサは、ホスト・シ
ステムの標準化バス・インタフェースとは異なる特定の
バス・インタフェースにしたがって動作する。バス変換
装置は、ホスト・システムの標準化バス・インタフェー
スおよびプロセッサの特定のバス・インタフェースの間
の変換を行う。

【０００７】一つの実施態様において、プロセッサ・サ
ブシステムはコンピュータ・システムのスロットに差し
込まれる、または挿入されるカード上に収容される。カ
ードは、システム・バスの信号プロトコルとは異なる特
定の信号プロトコルにしたがって動作するプロセッサを
有するプロセッサ・サブシステムを含んでいる。バス変
換装置は、プロセッサのピンおよびカードの標準化バス
・インタフェースに結合され、これがシステム・バスに
接続している。バス変換装置は、システム・バスの信号
プロトコルをプロセッサ・サブシステムの信号プロトコ
ルに、またその逆に変換する。

【０００８】プロセッサ・サブシステムへのインタフェ
ースをとるホスト・コンピュータ・システムは、多様な
自律エージェントをサポートする可能性がある。こうし
た自律エージェントは、追加プロセッサ、ダイレクトメ
モリ・アクセス（ＤＭＡ）装置など周知の各種装置、ま
たは他のサブシステムを含むこともある。これらのエー
ジェントは、実施態様の一つではパイプライン・システ
ム・バスを介して互いに通信を行う。パイプライン・バ
スに接続されるエージェントは、対称エージェントまた
は優先エージェントとして分類される。対称エージェン
トは、循環優先アルゴリズムに従って分散型アービトレ
ーション・スキームをサポートする。

【０００９】プロセッサ・サブシステムは、パイプライ
ン・バス上では対称エージェントとして分類され、循環
優先アルゴリズムに従ってプロセッサに代わりバスの所
有権を要求する。特定の実施において、ラウンドロビン
・アルゴリズムが採用されることもある。多くの場合、
優先エージェントは、バス上に優先権要求信号を送出す
ることにより任意の対称エージェント上のバスの直接所
有権を取得することがある。

【００１０】

【発明の実施の形態】プロセッサの信号プロトコルを高
性能システム・バスの信号プロトコルに変換するバス変
換装置と共にプラグイン・カードまたはモジュール上に
収容されるプロセッサを含む汎用コンピュータ・アーキ
テクチャ用プロセッサ・サブシステムについて記述され
る。以下の説明において、エージェント・タイプ、論理
ブロック、信号接続など多くの特定の詳細が本発明の深
い理解をもたらすために示される。データ処理技術に通
常の技能を有する者には、本発明をこうした特定の詳細
なくして実施できることが理解されよう。他の例におい
ては、本発明の明瞭さを損なうことを避けるために、周
知の信号タイミング、構成要素、および回路について詳
細な説明は行っていない。

【００１１】コンピュータ技術分野の当業者は、以下の
記述が関連分野における具体的、定義的意味を有する各
種用語を含むことをさらに理解するであろう。たとえ
ば、用語「標準化バス・インタフェース」は、エージェ
ントとバスとの間の信号伝送がシステム全体にわたり適
用する一般に使用される信号プロトコルに従うことを意
味する。このことは、当業者には周知である。さらに、
標準化バス・インタフェースは、各種専門機関により推
進された業界標準タイプを必ずしも参照するものではな
い。むしろ、このインタフェースは、多くの基準の一つ
に基づき選択されることもある。例証により、標準化バ
ス・インタフェースが従来のプロセッサ世代との下位互
換性を提供する高性能バス・アーキテクチャに基づく、
本発明の実施形態が開示される。別の例においては、標
準化バス・インタフェースが比較的単純なバス・アーキ
テクチャに基づき、構成要素の複雑さを緩和してコスト
削減またはさらに大規模な市場のサポートを行うことも
ある。

【００１２】図１は、ＩｎｔｅｌのＰｅｎｔｉｕｍ（登
録商標）マイクロプロセッサを示す図である。背景の形
態をとり、図１に示される信号の操作と機能、およびＰ
ｅｎｔｉｕｍ（登録商標）マイクロプロセッサに関連す
るバス信号プロトコルについての詳細な説明が多くの発
行物に見出される。たとえば、Ｄｏｎ Ａｎｄｅｒｓｏ
ｎおよびＴｏｍ Ｓｈａｎｌｅｙ共著のＡｄｄｉｓｏｎ
−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎ
ｙ（１９９５）による「Ｐｅｎｔｉｕｍ Ｐｒｏｃｅｓ
ｓｏｒ Ｓｙｓｔｅｍ Ａｒｃｈｉｔｅｃｔｕｒｅ、Ｓ
ｅｃｏｎｄ Ｅｄｉｔｉｏｎ」にはそのような記述が含
まれている。

【００１３】以下の説明では本発明の実施形態において
Ｐｅｎｔｉｕｍ（登録商標）マイクロプロセッサを参照
するが、Ｐｅｎｔｉｕｍ（登録商標）マイクロプロセッ
サとピンの互換性を保ちながら代替内部アーキテクチャ
を採用する他のマイクロプロセッサが現存する、もしく
は将来存在することを理解されたい。同様に、その他の
プロセッサが同様の機能を備え、異なるピン配列で設計
されている信号を提供するが、Ｐｅｎｔｉｕｍ（登録商
標）マイクロプロセッサに定義されるバス・アーキテク
チャとの互換性を保持する。

【００１４】したがって、本出願においてＰｅｎｔｉｕ
ｍ（登録商標）マイクロプロセッサを参照することは、
これらの同等品を参照することと同じである。言い換え
れば、本発明はＰｅｎｔｉｕｍ（登録商標）マイクロプ
ロセッサに限定されるものではない。むしろ本発明は、
多様なデータ処理装置のいずれにも実践できるものであ
る。さらに、本発明はＰｅｎｔｉｕｍ Ｐｒｏ^TMプロセ
ッサ・アーキテクチャに基づくホスト・システムの状況
において記述されるが、本発明によりもたらされる利点
を活用するために異なるアーキテクチャを備えるプロセ
ッサもたやすく採用される可能性があることを、当業者
は理解されたい。

【００１５】ここで図２を参照すると、本発明の一つの
実施形態の高レベル、ブロック図が示されている。図２
の実施形態において、複数の集積回路デバイスがプリン
ト回路基盤（ＰＣＢ）カード（またはモジュール）２０
０にマウントまたは収容されている。カード２００は、
ライン１７で一つまたは複数のキャッシュ・メモリ１２
に接続されているプロセッサ１１を含んでいる。 ま
た、カード２００に含まれているのは、ライン１８を介
してプロセッサ１１に接続されているバス変換装置１５
である。バス変換装置１５は、システム・バス１０１に
接続されている。本実施形態においては、システム・バ
ス１０１は、標準化バス・インタフェースを備える高性
能パイプライン・バスを含んでいる。

【００１６】データ１９、アドレス１３および制御ライ
ン１６は、プロセッサ１１からシステム・バス１０１へ
直接に接続することも（図示の通り）、もしくは代替と
して変換装置１５を経由して接続することもできる。

【００１７】以下でさらに詳細に説明するように、バス
変換装置１５は、プロセッサ１１に関連するバス信号プ
ロトコルと電気的特性を、システム・バス１０１に関連
する信号プロトコルと電気的特性に、およびその逆に変
換する機能を果たす。このようにして、情報はプロセッ
サとシステム・バス１０１に接続された他のエージェン
トとの間で転送される。信号ライン１４は、カード２０
０に含まれる他の装置に接続され、プロセッサ１１への
入力／出力ラインが他にあることを表すためのものであ
ることに留意されたい。たとえば、ライン１４はクロッ
ク入力信号、動作電位供給ライン、追加集積回路への接
続などを含む。

【００１８】ここで図３を参照すると、高性能バス１０
１に接続された複数のエージェントを含むコンピュータ
・システムにおける本発明の実施形態が示されている。
図３の実施形態において、バス１０１は、Ｐｅｎｔｉｕ
ｍ Ｐｒｏ^TMプロセッサ用に設計されたものなどのアー
キテクチャを備えるパイプライン・バスである。プロセ
ッサ・カード２００は、一つの辺に沿って配置された複
数のインタフェース・ターミナルを備えていることが示
されている。これらのターミナルはコネクタ２０１に差
し込まれる。コネクタは、対応する端子にそれぞれ接続
される端子を有するスロットを備えている。例えば、こ
の構成は、コンピュータ・システム内で使用可能なスロ
ットを介してマザーボードに接続するドータカードでも
よい。この構造により、高性能バス１０１は、各々が多
様なプロセッサのいずれかを含む可能性のある多くのプ
ロセッサ・カードにインタフェースを取ることができる
ようになる。

【００１９】図から見て取れるように、プロセッサ・カ
ード２００は、キャッシュ・メモリ１２ａ−１２ｃに接
続され、またバス変換装置１５を介してバス１０１に相
互接続するプロセッサ（Ｐ_A ）１１を含んでいる。バス
１０１に接続されている他の装置には、バス・マスタ２
０５，ダイレクト・メモリ・アクセス（ＤＭＡ）装置２
０２，Ｉ／Ｏ２０７，拡張装置２０３，およびクラスタ
２０６に編成されたプロセッサ（Ｐ_B ）のグループがあ
る。例示では、プロセッサＰ_B は、パイプライン・バス
１０１のバス・アーキテクチャと互換性のあるＰｅｎｔ
ｉｕｍ ＰＲｏ^TMプロセッサである。したがって、マル
チプロセッサ（ＭＰ）システムが図３のコンピュータ・
システムで示されている。

【００２０】以下を説明する目的のため、高性能バス１
０１は、Ｉｎｔｅｌ ＣｏｒｐｏｒａｔｉｏｎのＰｅｎ
ｔｉｕｍ Ｐｒｏ^TMプロセッサ・バスとする。Ｐｅｎｔ
ｉｕｍ Ｐｒｏ^TMプロセッサ・バスに関連する信号プロ
トコルは、「ＰｅｎｔｉｕｍＰｒｏ^TM Ｐｒｏｓｅｓｓ
ｏｒ Ｆａｍｉｌｙ Ｄｅｖｅｌｏｐｅｒ’ｓ Ｍａｎ
ｕａｌ Ｖｏｌｕｍｅ １：Ｓｐｅｃｉｆｉｃａｔｉｏ
ｎｓ」（１９９６）の刊行物に示されており、これは１
−８００−８７９−４６８３に電話してＩｎｔｅｌ Ｃ
ｏｒｐｏｒａｔｉｏｎから入手することができ、この刊
行物は参照として本実施形態の一部とする。ただし、本
発明の特定の態様についての理解をさらに深めるため
に、本発明に関わる都度Ｐｅｎｔｉｕｍ Ｐｒｏ^TMの各
種属性について説明を行う。

【００２１】まず初めに、Ｐｅｎｔｉｕｍ Ｐｒｏ^(TM)
プロセッサ・バスのバス・アービトレーション・プロト
コルに従って対称エージェントおよび優先エージェント
の二つのバス・エージェントの分類があることを理解さ
れたい。対称エージェントは、ラウンドロビン（つまり
循環優先）アルゴリズムを使用するかなりの分散アービ
トレーションをサポートする。各対称エージェントは、
ＲＥＳＥＴに割り当てられた固有エージェント識別（Ｉ
Ｄ）、次のアービトレーション・イベントの最低優先度
を持つ対称エージェントを反映する回転ＩＤ値、および
「ビジー」または「アイドル」状態を示す対称所有状態
インジケータを備えている。たとえば図３の実施形態に
おいて、プロセッサ・カード２００は、バス１０１に接
続された複数の対称エージェントの一つとして示されて
いる。

【００２２】図３に示されるような通常のシステム構成
では、対称エージェントは、個々にまたはクラスタ２０
６に編成されたプロセッサＰ_B 、バスマスタ２０５，お
よびバス１０１に接続されている各種拡張装置２０３な
どの装置を含む。図３のコンピュータ・システムにおい
ては、ダイレクト・メモリ・アクセス（ＤＭＡ）装置２
０２は、通常メモリへの直接パスを必要とするため、最
高優先度エージェントとして機能する。他の構成におい
ては、優先エージェントは、図３のＩ／Ｏブロック２０
７に示されるように、複数のＩ／Ｏ装置に対してアービ
トレーションを行う最高優先アービタとすることができ
る。

【００２３】アービトレーション・イベントは、新しい
対称バス所有者を決定し責任を課すプロセスである。す
べてのアービトレーション・イベントで、最高優先度を
持つ対称エージェントが対称所有者となる。対称所有者
よりも高い優先度を持つ優先エージェントが対称エージ
ェントからのバスの所有権を取得する可能性もあるた
め、対称所有者は必ずしもバス全体の所有者である必要
がない。優先エージェントがバスに対してアービトレー
ションを行うと、新規トランザクションがオンゴーイン
グ・バス・ロック操作の一部でない限り、対称所有者が
新規要求フェーズに入ることを妨げる。バス・ロック操
作は、割り込むことのできない自律の操作である。この
ようなバス操作の例には、読み取り−変更−書き込みサ
イクルがある。

【００２４】ここで図４を参照すると、前に図２および
３で示されたバス変換装置１５の一つの実施形態の概念
図が示されている。点線１０および１００は、それぞれ
プロセッサ１１およびバス１０１双方のそれぞれのコン
バータ１５との間のバス信号インタフェースを表してい
る。インタフェース１０および１００が、それぞれのバ
ス・インタフェースに関連する電圧および論理レベルの
変換の必要に応じて、データおよびアドレス・ラッチ、
電圧変換回路、信号変換論理などを含むことを、当業者
は理解するであろう。

【００２５】パイプライン・バス１０１へのインタフェ
ースを取るバス・インタフェース１００の場合、ここに
含まれるのはインタフェース・ユニット・インオーダ・
キュー（ＩＯＱ）７０である。このＩＯＱ７０は、バス
追跡論理ユニットであって、バス１０１の現行状態の追
跡を継続するＰｅｎｔｉｕｍ Ｐｒｏ^TMプロセッサ・バ
スに関連する標準論理ブロックである。すべてのバス・
エージェントは同じＩＯＱ状態を維持して、バスに対し
て発せられたすべてのトランザクションを追跡する。ト
ランザクションがバスに対して発行される場合、これは
各エージェントのＩＯＱにも入力される。

【００２６】ＩＯＱ７０の深さは、バス上に同時に未処
理で存在することのできるインオーダ・トランザクショ
ン数の限界である。トランザクションは、その応答およ
びデータを発行された順序と同様の順序で受け取るた
め、ＩＯＱ７０の最上部にあるトランザクションは、応
答およびデータ・フェーズを入力する次のトランザクシ
ョンである。応答フェースの完了後、トランザクション
はＩＯＱから除去される。ＩＯＱはまた、ＨＩＴ＃／Ｈ
ＩＴＭ＃、ＤＲＤＹ＃，ＤＢＳＹ＃などおよび他のバス
・プロトコル信号などの信号送信の責任も負う。ＩＯＱ
のデフォルトの深さは８である。ただし、バス・エージ
ェントは、ＲＥＳＥＴ＃のピンＡ７＃の起動によって１
の深さにＩＯＱ７０を構成することがある。

【００２７】バス変換装置１５内に含まれているのは、
別のバスプロトコルに関連するアービタ信号を変換する
バス・アービトレーション・コンバータ（ＢＡＣ）６０
である。たとえば、ＢＡＣ６０により、プロセッサ１１
は、そのアービタ信号をバス１０１に関連するバス・プ
ロトコルに適切に変換させて、パイプライン・バス１０
１上の制御または所有権を取得することができる。

【００２８】図５は、バス・アービタ・コンバータ６０
の詳細なブロック図である。ＢＡＣ６０に含まれるの
は、エージェント識別（ＩＤ）判定状態マシン６１，対
称所有者判定状態マシン６２、ホールド・アサーション
論理６３，およびバス要求論理６４である。システム・
バス１０１の対称アービトレーション・スキームにおい
て、バスへのアクセスを要求する各エージェントは適切
な要求（ＢＲＥＱ＃）信号をアサートする必要があるこ
とを理解されたい。たとえば、プロセッサ１１は、プロ
セッサ１１のバス・プロトコルに従ってＢＲＥＱ＃信号
を駆動することにより、バス１０１への要求を送る意図
を示すことがある。

【００２９】信号ＢＲＥＱ、ＬＯＣＫ＃、およびＨＬＤ
Ａは、バス要求論理６４からプロセッサ１１への入力で
ある。アサート時に論理低状態を呈する各信号はポンド
記号＃を後に付してあることに留意されたい。例示によ
り、プロセッサ１１が自律トランザクションを実行する
場合、ＬＯＣＫ＃信号は低にアサートされる。

【００３０】ＢＲＥＱ信号は、プロセッサ１１によって
アサートされるバス要求出力であり、バス・サイクルを
実行するためにバス１０１の所有権を取得する必要があ
ることをバス要求論理６４に知らせる。ＨＬＤＡ信号
は、プロセッサ１１によってアサートされるホールド確
認出力であり、もはやバスを所有しないことを要求を行
う他の装置に知らせる。プロセッサ１１に関連するバス
・プロトコルに従って、ＨＬＤＡはすべての未処理バス
・サイクル（つまり前にパイプライン化されたもの）が
完了するまでアサートされない。バス要求論理６４は、
プロセッサ１１によって生成されるバス要求信号を、シ
ステム・バス１０１のプロトコルに関連するバス要求信
号に互換性のあるＢＲＥＱ＃［０］に変換する。

【００３１】一つの実施形態において、バス・アービタ
・コンバータ６０は、Ｐｅｎｔｉｕｍ Ｐｒｏ^TMプロセ
ッサ・バス上で実施されるラウンドロビン・アービトレ
ーション・スキームに従い対称エージェントとしてバス
１０１の所有権を取得する。バス１０１に適切に接続す
るために、各対称エージェントは対称エージェント識別
（ＩＤ）を割り当てられる必要がある。これは、エージ
ェントＩＤ判定有限状態マシン６１の目的である。電源
投入またはリセット時に、対称エージェントＩＤ判定状
態マシン６１はＢＲＥＱ＃［３：０］信号ラインを受け
入れ、プロセッサ・カード２００のエージェントＩＤ割
り当てを判定する。エージェントＩＤ情報は、対称所有
者判定状態マシン６２に供給される。

【００３２】システム・バス１０１の所有権を取得する
ために対称エージェントＢＲＥＱ＃［０］信号がアサー
トされ、対称所有者判定状態マシン６２はＰｅｎｔｉｕ
ｍＰｒｏ^TMプロセッサ・バスのバス・プロトコルに従い
対称エージェントとしていつ所有権が取得されるかを見
い出すためにバスの状態を調べる。システム・バス１０
１に関連するバス・アービトレーション信号は、ＢＲＥ
Ｑ＃［３：０］、ＢＰＲＩ＃、ＬＯＣＫ＃（図７に図
示）、およびＲＥＳＥＴ＃を含んでいる。ＢＲＥＱ＃
［３：０］バス信号は、プロセッサ・カード２００のバ
ス変換装置１５を含む対称エージェントに回転式に接続
されている。この配置は、電源投入またはＲＥＳＥＴ中
に固有のエージェントＩＤを持つすべての対称エージェ
ントを初期化する。バス要求信号ＢＲＥＱ＃［３：０］
は、システム・バス１０１の所有権に対しアービトレー
ションを行うよう個々の対称エージェントがバス所有権
要求の送受信を行う機構を提供する。

【００３３】ＢＰＲＩ＃信号は、対称エージェントが高
優先度バス・エージェントからのバス所有権要求を受け
取る優先要求信号である。たとえば、ＢＰＲＩ＃は、バ
ス１０１の直接の所有権に対しアービトレーションを行
うことができるように優先エージェントによってアサー
トされることがある。バス１０１に接続された対称エー
ジェントは、優先エージェントがバスの所有権を要求し
ていることの表示としてＢＰＲＩ＃信号を受け取る。

【００３４】バス１０１上のアービトレーション・イベ
ントに際して、プロセッサ・カード２００はシステム内
で最高優先度を現在備えている場合、バスの対称所有者
になることがある。優先エージェントは、続いてバスに
要求し、プロセッサ・カード２００上の所有権を取得す
る。たとえば、Ｉ／Ｏ装置２０７（図３を参照）は、当
然、プロセッサ・カード２００が自律トランザクション
を実行しＬＯＣＫ＃信号をアサートしていない限り、Ｂ
ＰＲＩ＃をアサートすることによりドータカード２００
からバスの所有権を取得する。プロセッサ・カード２０
０は、当然、代替実施形態における優先エージェントに
指定することができる。

【００３５】ホールド・アサーション論理６３は、バス
１０１からのＢＰＲＩ＃信号を受け取り、プロセッサ１
１へのＨＯＬＤおよびＡＨＯＬＤ信号入力を生成する。
ＢＰＲＩ＃信号がバス１０１にアサートされる場合、こ
れは高優先度エージェントがバスの所有権を取得するた
めに介在することを意味する。ＢＰＲＩ＃信号に応答し
て、ホールド・アサーション論理６３はプロセッサ１１
にこれ以上の要求を発しないよう知らせる。

【００３６】ＡＨＯＬＤ（アドレス・ホールド）信号
は、プロセッサ１１にそのアドレス・バスの駆動を停止
させて、プロセッサがバス・サイクルを制御できないよ
うにする。従って、ＨＯＬＤおよびＡＨＯＬＤ信号の駆
動により、バス変換装置１５はバス１０１の他の対称エ
ージェントで動作できるようになる。このため、プロセ
ッサ１１はデフォルトでバスを所有しないように強制さ
れるが、Ｐｅｎｔｉｕｍ（登録商標）プロセッサのバス
・アーキテクチャ内ではプロセッサはデフォルトでバス
を所有する。複数のプロセッサまたはエージェントを備
えるシステム構成においては、ＨＯＬＤとＡＨＯＬＤ信
号を使用すると二つ以上のプロセッサが互いをバック・
オフする可能性が排除されて「ライブ・ロック」状態に
至る。

【００３７】バス要求論理６４はまた、プロセッサ１１
へのＢＯＦＦ＃信号入力を生成し、ＢＰＲＩ＃信号を使
用して高優先度エージェントがバスの所有権を要求する
場合、プロセッサ１１にバスの制御を即座に解放させ
る。ＢＯＦＦ＃信号が除去された後、プロセッサ１１は
バス・サイクル全体を再始動させる。

【００３８】代替実施形態においては、プロセッサ・カ
ード２００は、対称エージェントに代わり、コンピュー
タ・システムで高優先度エージェントとして機能する。

【００３９】ここで図４および図６を参照すると、バス
変換装置１５はさらに、システム・バス１０１で発行す
るために、プロセッサ１１によって生成される要求を変
換するアウトゴーイング・コンバータ（ＯＲＣ）２０を
さらに含んでいる。実施形態において、バス１０１の所
有権がＰｅｎｔｉｕｍ（登録商標）プロセッサによって
取得されると、アウトゴーイング・エンコーディングは
Ｐｅｎｔｉｕｍ（登録商標）プロセッサのプロトコルか
らＰｅｎｔｉｕｍ Ｐｒｏ^TMプロセッサ・バス１０１の
信号プロトコルに変換される必要がある。さらに、Ｐｅ
ｎｔｉｕｍ Ｐｒｏ^TMバスは２クロック要求サイクルを
実施するが、Ｐｅｎｔｉｕｍ（登録商標）プロセッサは
単に１クロック・サイクルで動作する。従って、ＯＲＣ
２０はプロセッサ１１が発行する要求を適切に配列する
責任、およびＰｅｎｔｉｕｍ（登録商標）からＰｅｎｔ
ｉｕｍ Ｐｒｏ^TMプロセッサ・バスの異なる要求タイプ
・ピンに変換する責任を負う。

【００４０】アウトゴーイング・コンバータ２０は、要
求サイクル有限状態マシン２１、要求エンコーダ２２お
よび２３、および属性エンコーダ２６を含んでいる。要
求サイクル状態マシン２１は、プロセッサ１１がバス１
０１の所有権を取得していることを示すＢＡＣ６０から
のライン６６上の信号を受け取る。この時点で、プロセ
ッサ１１は、有効アドレスおよびバス・サイクル定義が
あることを示すためにそのＡＤＳ＃（アドレス状態）出
力信号をアサートする。

【００４１】状態マシン２１は、この情報を利用して、
各種要求およびエンコーディングの変更のためにマルチ
プレクサ循環回路２４および２５に接続された制御信号
を生成し、単一サイクル・プロセッサ要求がシステム・
バス１０１上の二つの別個のクロック・サイクルとして
適切に配列されるようにしている。二つの要求サイクル
のためのエンコーディングはブロック２２および２３に
よって行われ、これがプロセッサ１１からの書き込み／
読み取り（Ｗ／Ｒ＃）信号、メモリまたはＩ／Ｏトラン
ザクション（Ｍ／ＩＯ＃）信号およびバス・サイクル定
義（ＣＡＣＨＥ＃）信号入力として受け取られる。ＣＡ
ＣＨＥ＃信号は、キャッシュライト・バック・サイクル
中にプロセッサによってアサートされ、またプロセッサ
がバースト・バス・サイクルを使用してキャッシュ・ラ
インフィルを実行しようとしていることを外部メモリに
通知する。

【００４２】さらに、要求エンコーダ２２は、要求され
た読み取り操作のタイプを示すＤ／Ｃ＃（データ／コー
ド）信号を受け取る。

【００４３】ブロック２２および２３で生成されたコー
ド化出力信号は、マルチプレクサ２４への入力である。
マルチプレクサ２４から選択された出力は、図６に示さ
れるように、要求循環状態マシン２１によって制御され
る。ＡＤＳ＃信号が要求循環状態マシン２１によってバ
ス１０１に出されると、プロセッサ１１からの各種要求
タイプがエンコーダ２２によって最初のサイクル中にコ
ード化される。この時点で、プロセッサ１１が供給した
アドレス信号は、マルチプレクサ２５を介してシステム
・バス・アドレス・ライン、Ａ＃［３５：３］への出力
に選択される。要求タイプに関する基本情報はまた、最
初のサイクル中にＲＥＱ＃［４：０］ラインを介してシ
ステム・バス１０１に配置される。要求エンコーダ２２
は、本発明の一つの実施形態に従い、Ｐｅｎｔｉｕｍ
（登録商標）タイプのピンをＰｅｎｔｉｕｍ Ｐｒｏ^TM
プロセッサ・バス上の適切な要求タイプ信号に変換する
通常の組合せ論理を使用して実施されることもある。

【００４４】第二のクロック・サイクル中に、マルチプ
レクサ２４はシステム・バス１０１への出力にエンコー
ダ２３のＲｅｑｂ［４：０］出力を選択する。第二のサ
イクル中にはまた、要求タイプに関する追加情報をパイ
プライン・バスに送るために、アドレス信号ラインが使
用される。この情報には、バイト有効信号ライン（ＢＥ
＃［７：０］）、ロックされた転送要求は予想されるバ
ス・サイクル数の２倍であるという論理を知らせる分割
サイクル（ＳＣＹＣ＃）信号、Ｌ２キャッシュが書き込
まれるラインに対してライトバックまたはライトスルー
・ポリシーのいずれを使用するか指定するページ・ライ
トスルー（ＰＷＴ）信号、およびＣＡＣＨＥ＃信号が含
まれる。この情報は、第二のサイクル中にマルチプレク
サ２５によってシステム・バス１０１のアドレス・ライ
ンへの出力として選択される。

【００４５】トランザクションを延期する（つまり完全
なアウトオブオーダーにする）機能を持つ応答エージェ
ントを含むシステム構成において、ＯＲＣ２０はバス１
０１に出された各要求のあるＤＥＮ＃信号ラインをアサ
ート解除する論理を含まなければならない。ＤＥＮ＃信
号は、遅延可能な信号であり、ＥＸＦ１＃／Ａｂ４＃ピ
ンの要求フェーズの第二クロック上（つまり第二サイク
ル・アドレス・ピンのビット４）のバス１０１で駆動さ
れる。たとえば、この信号論理は、状態マシン２１の通
常の組合せ論理に含まれることもある。各アウトゴーイ
ングを備えるＤＥＮ＃のアサート解除は、応答エージェ
ントがトランザクションを延期することを防ぐ。

【００４６】アドレス・パリティおよび要求パリティ信
号もまた、アウトゴーイングの一部としてバス１０１に
ブロック２７および２８によって生成される。

【００４７】バス変換装置１５はさらに、バス・ロック
・コンバータ（ＢＬＣ）回路５０を含んでおり、これが
自律トランザクション中にバスをロックできる。つまり
割り込みできないいくつかのクロック・サイクルにわた
るトランザクションである。Ｐｅｎｔｉｕｍ（登録商
標）プロセッサのロック・プロトコルはＰｅｎｔｉｕｍ
Ｐｒｏ^TMプロセッサ・バス上に実施されるロック信号プ
ロトコルと類似しているが、それぞれのバス・プロトコ
ルに関してロックがアサートされる正確なタイミングに
は相違がある。

【００４８】図７は、プロセッサ１１からのＬＯＣＫ＃
信号、およびＯＲＣ２０からの入力を受け取るロック変
換有限状態マシン５１を含むバス・ロック・コンバータ
を示す図である。システム・バス１０１において、ＬＯ
ＣＫ＃信号はすべてのエージェント間を結ぶバス上の双
方向信号である。Ｐｅｎｔｉｕｍ Ｐｒｏ^TMプロセッサ
のバス・アービトレーション・プロトコルに従って、現
行バス所有者はＬＯＣＫ＃をアサートして不可分のバス
・ロック操作を定義する。

【００４９】プロセッサ１１がそのＬＯＣＫ＃信号をア
サートした直後、システム・バス１０１は、バス１０１
の信号プロトコルに従ってロック変換状態マシンから変
換されたＬＯＣＫ＃信号を受け取る。状態マシン５１
は、基本的に可変遅延を実施し、ＡＤＳ＃などの信号が
バス１０１上で対応するＬＯＣＫ＃信号のアサート前に
ＯＲＣ２０によって生成されるのを待つ。バス１０１上
のＬＯＣＫ＃信号は、一連の自律トランザクションと通
じて持続し、その後トランザクションが完了した後アサ
ート解除される。バス１０１の適切な信号プロトコルに
従って再度アサート解除が行われる。

【００５０】図４から見て取れるように、バス変換装置
１５はまた、システム・バス上の信号要求をプロセッサ
１１に入力可能な信号に変換を行うためのインカミング
要求コンバータ（ＩＲＣ）３０を含んでいる。Ｐｅｎｔ
ｉｕｍ（登録商標）プロセッサの信号プロトコルに従っ
て、外部アドレス・ストローブ（ＥＡＤＳ＃）信号がア
サートされ、有効アドレスがそのローカル・アドレス・
バス上にあり、このアドレスがスヌープ可能であること
をプロセッサに知らせる。スヌープが起動されると、プ
ロセッサはバスからキャッシュ・ディレクトリへとメモ
リ・アドレスを転送し、ルックアップが行われる。しか
し、Ｐｅｎｔｉｕｍ Ｐｒｏ^TMプロセッサ・バスはＥＡ
ＤＳ＃信号またはその等価物を含んでいないため、本実
施形態は以下のスキームを実施する。

【００５１】パイプライン・バス１０１は、一般には、
マルチエージェント・システム・バスであるため、バス
上のＡＤＳ＃信号は複数エージェントの一つによって要
求を示す。バスに接続されたすべてのエージェントは、
ただこれらの要求を監視し、要求タイプに応じてバス１
０１をスヌープすることが適切であるかどうか、また情
報をどうするかを決定する。

【００５２】図８に示されるように、ＩＲＣ３０は、シ
ステム・バス１０１から要求信号ＲＥＱ＃［４：０］を
受け取る受入要求変換論理ブロック３１を含んでいる。
論理ブロック３１はまた、バス１０１からＡＤＳ＃信号
も受け取る。受入要求変換論理３１は、バス１０１上の
要求がプロセッサ１１によってスヌープ可能であるかど
うか判定する機能を果たす。システム・バス１０１上の
現行トランザクションがスヌープ可能である場合、論理
ブロック３１は、ＥＡＤＳ＃がアドレス情報と共にプロ
セッサに送り込まれるようにする。ＩＲＣ論理ブロック
３１がトライステート・バッファ３３および３４を制御
して、ＥＡＤＳ＃信号およびプロセッサ１１のアドレス
・ピンのアサート／アサート解除を行うことに留意され
たい。

【００５３】受入要求変換論理ブロック３１はまた、無
効（ＩＮＶ）信号を生成して、キャッシュ・ラインを有
効のままにしておくか、またはスヌープ・ヒットの場合
にそれを無効とマークするようにプロセッサ１１に指示
する。キャッシュ・ラインに有効データが含まれる場
合、ラインは共用キャッシュ・コヒーレンシー状態にお
かれる。プロセッサ１１がアドレス・バスを適切にスヌ
ープできるようにアドレス・ホールド（ＡＨＯＬＤ）信
号がアサートされることを、論理ブロック３１が確認す
ることに留意されたい。このため、キャッシュの一貫性
の維持が保証される。

【００５４】この時点で、図８に示されたＩＲＣ３１の
実施では、システム・バス１０１が信号変換の目的でパ
イプライン解除されることを仮定していることを理解さ
れたい。本発明の代替実施形態において、バス１０１を
パイプライン解除しないことが望ましい。そのような実
施においては、バス変換装置１５はさらに、すべてのス
ヌープをプロセッサ１１に送り、かつ定期的にシステム
・バス１０１を停止させるキューイング機構を含む。

【００５５】また、ＩＲＣ３１はシステム・バス１０１
上の３６−ビット要求がプロセッサ・インタフェースに
送られないよう防ぐスヌープ制御論理を含むことにも留
意されたい。たとえば、Ｐｅｎｔｉｕｍ（登録商標）プ
ロセッサは３２−ビット要求に制限されている。したが
って、ＩＲＣ論理ブロック３１は、３２−ビット以上の
要求がプロセッサ１１によってスヌープされることのな
いようにしている。

【００５６】図９は、図３のバス変換装置１５において
示されたキャッシュ・コヒーレンシー制御ユニット（Ｃ
ＣＣ）４０を示す詳細図である。図９の実施形態では、
データ・バスをトライステート・バッファ４３を通じて
駆動するダーティ・データ・バッファ４２に接続された
スヌープ結果変換状態マシン４１を含むＣＣＣ４０を示
している。スヌープがプロセッサ１１に駆動されたこと
をＩＲＣ３１が状態マシン４１に知らせると、数クロッ
ク後にプロセッサはダーティ・ラインへのキャッシュ・
ヒットまたはキャッシュ・ミスが発生したことを示す信
号をＣＣＣ４０に送る。この情報は、信号ラインＨＩＴ
／ＨＩＴＭおよびＡＤＳを介して送られる。

【００５７】スヌープ結果変換状態マシン４１はまた、
バス１０１と関連する入力順序キュー（ＩＯＱ）と通信
する。ＩＯＱは、システム・バスを監視し、バス１０１
の信号プロトコルに従ってデータがバス１０１に転送さ
れるように適切な信号を状態マシンおよびトライステー
ト・バッファ４３に送る。一つの実施形態において、Ｉ
ＯＱは通常のバス状態追跡論理を含んでいる。バス状態
追跡論理は、システム・バス１０１を介して正確な時間
に状態情報を単に提示する。

【００５８】一つの実施形態において、ＩＯＱは、各々
がパイプライン・バス上の現行トランザクションに変換
する複数のエントリを含んでいる。各ＩＯＱエントリ
は、トランザクションの状態の追跡も行う。このように
して、すべてのバス・エージェントはバス上のパイプラ
インを経由して流れる際、各トランザクションの記録を
とることができる。現在記述されている実施形態では、
バスがプロセッサ１１への変換のためにパイプライン解
除されるため、ＩＯＱは「１」の深さを備えている。

【００５９】状態マシン４１はまた、スヌープ・イベン
トからシステム・バス１０１のバス追跡論理への一部の
情報の通信を行う。クリーン・ラインへのヒットの場
合、またはキャッシュ・ミスの場合は、状態マシン４１
はただこの状態を適切な時にシステム・バス１０１に報
告する。しかし、ダーティ・ラインに対してヒットが発
生する場合（プロセッサはＨＩＴＭ信号をアサートす
る）は、プロセッサ１１が即座にダーティ・データを出
力するように設計されているためこの状況は特殊処理を
必要とする。

【００６０】ＡＤＳ＃信号がスヌープ・ヒットに続いて
状態マシン４１によって検出される場合、これはダーテ
ィ・データが即座にプロセッサ１１によって送出される
ことを意味している。システム・バス１０１の信号プロ
トコルは、このようにしてデータがダンプされることを
許さないため、ダーティ・データ・バッファ４２はプロ
セッサ１１から出力される際データをキャプチャして、
適切な時にバス１０１上に送出できるようにする。この
プロセスは、もちろんスヌープ結果変換状態マシン４１
の制御下にある。トランザクションを完了するためにシ
ステム・バス１０１上にダーティ・データが送出される
時を示す情報を有しているため、図９の実施において、
ＩＯＱ内のバス状態追跡論理はまた、ダーティ・データ
・バッファ４２に接続されている。

【００６１】代替法として、スヌープ結果変換状態マシ
ン４１は、ＢＲＤＹ＃信号を使用してプロセッサ１１に
よって出力されるデータを抑えることもできる。この代
替実施において、バッファ４２は排除することができ、
プロセッサ１１からのデータ・バス・ラインは、システ
ム・バス１０１に接続される前にトライステート装置４
３によって単にトライステートとなる。本実施形態にお
いて、現在扱っている装置がライトに対応してＰｅｎｔ
ｉｕｍ（登録商標）プロセッサからのデータを受け入れ
たことを示すためにＢＲＤＹ＃が使用されることに留意
されたい。言い換えれば、スヌープ結果変換状態マシン
４１は、適切なハンドシェーク信号を供給することによ
りデータが直接システム・バス１０１に転送されるよう
に動作する。

【００６２】繰り返すと、論理ブロック４１は、プロセ
ッサ１１からスヌープ結果を取得して、それをＩＯＱに
渡し、それがバス・インタフェース１０１に組み込まれ
る。ＨＩＴＭ＃信号がプロセッサ１１によってアサート
されると、それがダーティ・データ・ダンプの最初を知
らせるため、スヌープ結果変換状態マシン４１は次のＡ
ＤＳ＃信号がプロセッサ１１によって出力されるまで待
機する。

【００６３】図１０は、通常の状態マシンおよび組合せ
論理を含む、バス要求プロトコル変換論理ユニット７０
を示している。図のように、論理ユニット７０には、バ
ス・プロトコル変換有限状態マシン７２およびインオー
ダ・キュー７１が含まれる。状態マシン７２は、プロセ
ッサ１１およびシステム・バス１０１の間で要求された
プロトコル信号変換を行う。インオーダ・キュー７１
は、インタフェースの反対側の、両バスの状態の記録を
とるために使用される。ＩＯＱ７１は、システム・バス
１０１のプロトコルに従って指定されたように、通常の
論理およびバス状態情報の保持のためのレジスタ・スト
レージを含んでいる。

【００６４】バス・インタフェースの両側に示される信
号の状態の追跡に加え、論理ユニット７０は必要なハン
ドシェーキング信号、たとえばデータ転送ハンドシェー
キングも供給する。特定の例においては、インタフェー
スの反対側のバス信号は密接に関連した機能を備えてい
る。たとえば、プロセッサ１１に接続されたＡＤＳ＃信
号は、単一方向アドレス・ストローブ信号である。対応
する変換は、本来双方向である、システム・バス１０１
のＡＤＳ＃信号へのものである。

【００６５】図から見て取れるように、バス追跡論理ユ
ニット７０はシステム・バス１０１とプロセッサ１１と
の間で転送された各種の信号を変換する。このグループ
内に含まれるものは、本発明の一つの実施形態に従うア
ドレス・パリティ・エラー信号ＡＥＲＲ＃である。パリ
ティエラーを検出するエージェントは、トランザクショ
ンのエラー・フェーズ中にＡＥＲＲ＃信号をアサートす
る。すべてのバス・エージェントはＡＥＲＲ＃を監視
し、インオーダ・キューからトランザクションを除去し
て、トランザクションに関連する残りのフェーズすべて
をキャンセルすることにより、次のクロックでエラーの
あるトランザクションをアボートする。インタフェース
のプロセッサ側の対応するアドレス・パリティ信号はＡ
ＰＣＨＫ＃である。アドレス・パリティ・エラーの際に
は、プロセッサ１１がＡＰＣＨＫ＃を活動化する。

【００６６】また論理ユニット７０のインタフェースの
システム・バス側に含まれるものには、信号ＨＩＴ＃／
ＨＩＴＭ＃もある。ＨＩＴ＃およびＨＩＴＭ＃は、ライ
ンがスヌープを行うエージェント内で有効であるかまた
は無効であるか、ラインがキャッシュを行うエージェン
トで変更された（ダーティ）状態にあるかどうか、もし
くはスヌープ・フェーズが実行される必要があるかどう
かを示すために使用される。ＨＩＴ＃およびＨＩＴＭ＃
信号は、システム・レベルでキャッシュ・コヒーレンシ
ーを保持するために使用される。上記のように、スヌー
プを行うエージェントがＨＩＴＭ＃をアサートする場
合、エージェントはデータ・フェーズ中に変更されたラ
インをライトバック（明示的ライトバック）する責任を
負っている。ＤＥＦＥＲ＃信号もまた、スヌープ・フェ
ーズに送られる。ＤＥＦＥＲ＃は、トランザクションが
インオーダ完了を保証されることを示すためにアサート
解除される。ＤＥＦＥＲ＃をアサートするエージェント
は、適切な応答を生成することにより、ＩＯＱ７１から
トランザクションの適切な除去を保証する。トランザク
ションの応答信号グループは、同じトランザクションの
スヌープ・フェーズの後に発生し、要求されたスヌープ
結果を記述するコード化を提供する信号ＲＳ＃［２：
０］を含んでいる。応答エージェントは、ＩＯＱ７１の
最上部のトランザクションを完了する責任を負うエージ
ェントである。ライト・トランザクションでは、ライト
またはライトバック・データを受け取る準備ができてい
ることを示すために応答エージェントによってＴＲＤＹ
＃がアサートされる。

【００６７】データ転送信号グループは、データ・フェ
ーズに送られる信号をふくみ、ＤＢＳＹ＃／ＤＲＤＹ＃
（データ・バス・ビジーおよびデータ・レディ）を含
む。ＤＲＤＹ＃は有効データがバス上にありラッチする
必要があることを示している。データ・バス所有者は、
有効データが転送される各クロックにＤＲＤＹ＃をアサ
ートする。ＤＢＳＹ＃は、複数クロック・データ転送に
対して、最初のＤＲＤＹ＃の前およびＤＲＤＹ＃アサー
トの間にバスをホールドするために使用される。スヌー
プ、応答、およびデータ・フェーズ信号はすべてＩＯＱ
７１を介して追跡される。

【００６８】バス・プロトコル変換状態マシン７２は、
次のアドレス入力（ＮＡ＃）を含むプロセッサ１１への
出力を供給する。ＮＡ＃入力は、次のバス・サイクルが
現行サイクル終了前にバス上に送られるよう要求する装
置によってアサートされる。外部ライトバッファ・エン
プティ（ＥＷＢＥ＃）信号は、実行順（ストロング・メ
モリ順）にメモリ操作が確実に発生するようプロセッサ
１１に供給される。このため、次の命令を実行すること
により、すべてのバッファリングされたライトは確実に
完了される。前記のように、ＢＲＤＹ＃信号は、現在扱
っている装置が読み取りに応答してデータ・バス・ピン
上の有効データを提示したこと、または現在扱っている
装置が書き込みに対応してプロセッサからデータを受け
入れたことを示す。同様に、ＫＥＮ＃は、読み取られる
ロケーションがキャッシュ可能なアドレス空間であるか
どうかを示すキャッシュ制御信号である。アドレスがキ
ャッシュ可能でない場合、ＫＥＮ＃ラインはイナクティ
ブになり、プロセッサがキャッシュ・ラインフィルを実
行しないことを知らせる。

【図面の簡単な説明】

【図１】Ｐｅｎｔｉｕｍ（登録商標）プロセッサのピン
配列を示す図である。

【図２】本発明の実施形態の一つを示す高レベルのブロ
ック図である。

【図３】高性能バスを介して接続されている複数のエー
ジェントを含むコンピュータ・システムにおける発明の
実施形態を示す図である。

【図４】図２に示されたバス変換装置の一つの実施形態
を示す概念図である。

【図５】図４に示されたアービトレーション・コンバー
タ回路の一つの実施形態を示す図である。

【図６】図４に示されたアウトゴーイングコンバータ回
路の一つの実施形態を示すブロック図である。

【図７】図４に示されたバス・ロック・コンバータの実
施形態を示す図である。

【図８】図４に示されたインカミング要求コンバータの
実施形態を示す図である。

【図９】図４に示されたキャッシュ・コヒーレンシー制
御ユニットの一つの実施形態を示すブロック図である。

【図１０】本発明の一つの実施形態において使用された
バス要求プロトコル変換論理を示す図である。

【符号の説明】

１１ プロセッサ １２ａ−１２ｃ キャッシュ １５ バス・ブリッジ変換装置 １７ ライン １０１ 高性能バス ２００ プリント回転基盤（ＰＣＢ）カード（またはモ
ジュール） ２０１ コネクタ ２０２ ダイレクト・メモリ・アクセス（ＤＭＡ）装置 ２０３ 拡張装置 ２０５ バス・マスタ ２０６ クラスタ ２０７ 入出力

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年１０月７日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図７】

【図１】

【図３】

【図２】

【図５】

【図４】

【図６】

【図８】

【図９】

【図１０】

フロントページの続き (72)発明者 ジェームズ・イー・ジェイコブソン，ジュ ニア アメリカ合衆国・97068・オレゴン州・ウ エスト リン・ポンドレイ ドライブ・ 22485 (72)発明者 マイケル・ダブリュ・ロードハメル アメリカ合衆国・97007・オレゴン州・ビ ーヴァートン・サウスウエスト 153アー ルディ アヴェニュ・10165

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ホスト・コンピュータ・システムのバス
   であって、第１の信号プロトコルにしたがって動作する
   バスへの接続用のインタフェースを有するプロセッサ・
   サブシステムにおいて、 第１の信号プロトコルと異なる第２の信号プロトコルに
   したがって動作するプロセッサと、 プロセッサに結合され、かつインタフェースに結合され
   ている、バスの第１の信号プロトコルをプロセッサの第
   ２の信号プロトコルに変換し、またその逆を行うバス変
   換器とを備えているプロセッサ・サブシステム。
2. 【請求項２】 プロセッサに結合された少なくとも１つ
   のキャッシュ・メモリをさらに備えている請求項１に記
   載のプロセッサ・サブシステム。
3. 【請求項３】 第１の信号プロトコルにしたがって動作
   するパイプライン・バスに結合されたホスト・プロセッ
   サを含んでいるコンピュータ・システムのスロットに挿
   入されるカードにおいて、 カードの少なくとも１つの縁部に沿って配置された、パ
   イプライン・バスへの電気接続を行うようにスロットへ
   挿入されるように形成された複数のインタフェース端子
   と、 カードに実装された複数の半導体デバイスとを備えてお
   り、 半導体デバイスが パイプライン・バスの第１の信号プ
   ロトコルと異なる第２の信号プロトコルにしたがって動
   作するプロセッサと、 パイプライン・バスの第１の信号プロトコルをプロセッ
   サの第２の信号プロトコルに変換し、かつその逆を行
   い、パイプラン・バスの第１の信号プロトコルと互換性
   のある端子に接続された第１のインタフェース接続部
   と、プロセッサの第２の信号プロトコルと互換性のある
   プロセッサに結合された第２のインタフェースとを有し
   ているカード。