JPH117334A - Computer system, device and method for controlling operation frequency - Google Patents
Computer system, device and method for controlling operation frequencyInfo
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- 238000000034 method Methods 0.000 title claims description 29
- 238000012545 processing Methods 0.000 claims description 58
- 230000000694 effects Effects 0.000 claims description 50
- 230000004044 response Effects 0.000 claims description 15
- 230000007423 decrease Effects 0.000 claims description 2
- 230000009471 action Effects 0.000 abstract description 11
- 238000012544 monitoring process Methods 0.000 abstract description 9
- 230000007704 transition Effects 0.000 description 28
- 238000001514 detection method Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 11
- 238000004891 communication Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000003702 image correction Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000001585 disappearance potential spectroscopy Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Power Sources (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、コンピュータ・シ
ステムのパワー・マネージメントに関し、より詳しく
は、主にCPUクロック・スロットリング(clock thro
ttling)を用いたCPUのパワー・マネージメントに関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to computer system power management, and more particularly, to CPU clock throttling.
ttling) using CPU power management.
【0002】[0002]
【従来の技術】CPUクロック・スロットリングについ
ては、米国特許第5546568号に記載されている。
所定の周波数でCPUが動作する第1の時間間隔と、全
く動作しない第2の時間間隔とを交互に設け、第1の時
間間隔に対する2つの時間間隔の和の比を、先の所定の
周波数に掛けることにより、CPUの実質的な動作周波
数というものが決められる。例えば、所定の周波数が1
00MHzで、第1の時間間隔が1で第2の時間間隔が
7の割合であれば、実質的な動作周波数は12.5MH
zとなる。このようなCPUクロック・スロットリング
の技術は、Intel社のCPUであるPentium
プロセッサ(Intel社の商標)等で実際に用いられてい
る。2. Description of the Related Art CPU clock throttling is described in U.S. Pat. No. 5,546,568.
A first time interval at which the CPU operates at a predetermined frequency and a second time interval at which the CPU does not operate at all are provided alternately, and the ratio of the sum of the two time intervals to the first time interval is determined by the predetermined frequency , The actual operating frequency of the CPU is determined. For example, if the predetermined frequency is 1
At 00 MHz, if the first time interval is 1 and the second time interval is 7, the actual operating frequency is 12.5 MHz
z. Such CPU clock throttling technology is based on Intel's Pentium CPU.
It is actually used in processors (trademarks of Intel Corporation) and the like.
【0003】一方、ソフトウエアにおけるパワー・マネ
ージメントでは、APM(AdvancedPower Management)
というものが用いられている。このAPMは、システム
管理モードと呼ばれる特別なプロセッサ・モードを用い
ることにより、電力イベントを処理するコードを実行す
るものである。APMでは、ノーマル状態、スタンバイ
状態、サスペンド状態、及びオフ状態というものが定義
され、所定のイベントが発生した場合に適切な状態に遷
移する。APMドライバは、この状態の遷移及び状態遷
移に係わるシステムメンテナンスに関する処理を実行す
る。詳しくは、Advanced Power Management (APM) BIOS
Interface Specification Revision1.2, Feb. 1996, I
ntel Corporation, Microsoft Corporation を参照のこ
と。このようなAPMに準拠しているソフトウエアであ
っても、実際に処理すべき仕事の有無にかかわらず一定
時間CPUを占有している場合が多い。例えば、APM
に準拠したWindows95(Microsoft社の商標)
のようなオペレーティング・システムであっても、ハー
ドディスク・ドライブのデバイス・ドライバは待ち時間
にCPUを占有している。よって、APMのみでは有効
なパワー・マネージメントが行われているとは言えな
い。On the other hand, in power management in software, APM (Advanced Power Management)
That is used. The APM executes code to handle power events by using a special processor mode called the system management mode. The APM defines a normal state, a standby state, a suspend state, and an off state, and transitions to an appropriate state when a predetermined event occurs. The APM driver executes processing related to the state transition and system maintenance related to the state transition. For more information, see Advanced Power Management (APM) BIOS
Interface Specification Revision1.2, Feb. 1996, I
See ntel Corporation, Microsoft Corporation. Even in such APM-compliant software, the CPU is often occupied for a certain period of time regardless of whether there is any work to be actually processed. For example, APM
Windows95 (a trademark of Microsoft Corporation) compliant with Microsoft
Even with such an operating system, the device driver of the hard disk drive occupies the CPU during the waiting time. Therefore, it cannot be said that effective power management is performed only by APM.
【0004】特開平3−296119号公報は、中央演
算装置による入出力装置のアクセスを検出する検出手段
と、該アクセスの頻度又は周期を計測する計測手段と、
該計測手段の計測結果に応じて中央演算装置とアクセス
された入出力装置の少なくとも一方を動作状態から低消
費電力状態に切り換える切り換え手段を有する装置を開
示している。この実施例では、ソフトウエアがキーボー
ド・バッファを所定時間内にアクセスする回数をカウン
トし、一定数に達した時CPUを停止するようにする事
例、CPUが表示システムの表示データが書き込まれる
VRAMをアクセスしているかを検出し、一度アクセス
をした後一定時間経過してもVRAMのアクセスがなけ
れば表示用コントローラを停止させて表示を消し、低消
費電力状態にする事例が記載されている。Japanese Patent Application Laid-Open No. 3-296119 discloses a detecting means for detecting an access of an input / output device by a central processing unit, a measuring means for measuring a frequency or a cycle of the access,
There is disclosed an apparatus having a switching means for switching at least one of a central processing unit and an accessed input / output device from an operation state to a low power consumption state in accordance with a measurement result of the measurement means. In this embodiment, the number of times the software accesses the keyboard buffer within a predetermined time is counted, and the CPU is stopped when the number reaches a certain number. A case is described in which it is detected whether or not access has been made, and if access to the VRAM has not been made within a certain period of time after the access has been made, the display controller is stopped, the display is turned off, and a low power consumption state is set.
【0005】特開平2−244312号公報は、通信手
段を持ち、普段は低消費電力のために内部に実装したC
PUのクロックを止め、動作が必要な時のみ発振させる
ようにした低消費電力携帯情報機器であり、DMA機能
と、転送ブロックの先頭と最後を判別する機能を回路上
に持たせ、通信中をもCPUのクロックを止めてしま
い、より低消費電力にしようとすることを開示してい
る。[0005] Japanese Patent Application Laid-Open No. 2-243412 discloses a communication device having a communication means, which is usually mounted internally for low power consumption.
This is a low power consumption portable information device that stops the PU clock and oscillates only when operation is necessary. It has a DMA function and a function to determine the start and end of a transfer block on the circuit, Discloses that the clock of the CPU is stopped to reduce power consumption.
【0006】特開平4−238517号公報は、周辺ハ
ードウエアへのパワーオン、オフを行うパワー制御部を
有し、該パワー制御部は周辺ハードウエアへの入出力間
隔及び単位時間当たりの入出力数を監視し、その監視結
果に基づいてバッテリーの電力消費を最小限に抑えるよ
う周辺ハードウエアへのパワーオン、オフを制御する制
御方式を開示している。この実施例では、パワー制御手
段が、パワーオン、入出力、パワーオフまでの処理で最
も省電力効果のある最小処理時間をパワーオフの為の最
小無通信時間として、周辺ハ−ドウエアに対する単位時
間当たりの入出力回数を監視し、単位時間当たりの入出
力回数が直前の単位時間の値より少ない場合は、無通信
監視時間を長くし、多い場合には、無通信監視時間を短
くすること、そしてある入出力後、無通信監視時間を経
過しても続く入出力が行われない場合、周辺ハードウエ
ア6のパワーオフを行うこと、が記載されている。Japanese Patent Application Laid-Open No. 4-238517 has a power control unit for turning on and off power to peripheral hardware. The power control unit includes an input / output interval to peripheral hardware and an input / output per unit time. It discloses a control method for monitoring the number and controlling the power on / off of peripheral hardware so as to minimize the power consumption of the battery based on the monitoring result. In this embodiment, the power control means sets the minimum processing time with the most power-saving effect in the processing from power-on, input / output, and power-off to the minimum non-communication time for power-off, as a unit time for peripheral hardware. Monitor the number of I / Os per unit time.If the number of I / Os per unit time is smaller than the value of the immediately preceding unit time, increase the non-communication monitoring time. It describes that, after a certain input / output, if the continuous input / output is not performed even after the elapse of the non-communication monitoring time, the peripheral hardware 6 is powered off.
【0007】特開平4−195316号公報は、CPU
とデバイスとの間の信号を監視して、デバイスが動作中
であること、つまりCPUからデバイスがアクセスされ
たことをアクセス検出回路が検出し、それに基づいて制
御回路に指示信号を与えることにより、デバイスへの電
源又はクロックの供給が開始されることが開示されてい
る。また、アクセス検出回路は、CPUがメモリ上の1
又は複数の特定の領域を読みに行ったことを検出して特
定領域毎に信号を出力するようにすることも開示されて
いる。Japanese Patent Application Laid-Open No. 4-195316 discloses a CPU.
By monitoring the signal between the device and the device, the access detection circuit detects that the device is operating, that is, that the device has been accessed from the CPU, and provides an instruction signal to the control circuit based on the detection. It is disclosed that power supply or clock supply to the device is started. In addition, the access detection circuit detects that the CPU
Alternatively, it is also disclosed that a signal is output for each specific area by detecting that a plurality of specific areas have been read.
【0008】特開平5−11897号公報は、高速クロ
ックでの動作が必要なI/Oアクセスが発生した場合の
み、クロック周波数を一定期間高速にする事項を開示し
ている。Japanese Patent Application Laid-Open No. Hei 5-11897 discloses a technique in which the clock frequency is increased for a certain period only when an I / O access that requires an operation with a high-speed clock occurs.
【0009】特開平8−83133号公報は、CPUが
例えば光磁気ディスク装置等の比較的低速のI/Oユニ
ットにアクセスする場合に、I/OコントローラにI/
Oアクセス要求(IORQ)を出力し、I/Oコントロ
ーラはIORQを受信してから所定の期間、CPUに待
機状態を指示するWAIT信号を出力することを開示し
ている。この所定の期間は、I/Oユニットからの応答
時間に基づいて設定される。Japanese Patent Application Laid-Open No. 8-83133 discloses that, when a CPU accesses a relatively low-speed I / O unit such as a magneto-optical disk device, an I / O controller is provided with an I / O controller.
It discloses that an O access request (IORQ) is output, and the I / O controller outputs a WAIT signal for instructing the CPU to wait for a predetermined period after receiving the IORQ. This predetermined period is set based on the response time from the I / O unit.
【0010】また市販のある製品について調査したとこ
ろ、ハードディスクへのコマンド発行から数秒あるいは
ハードディスクからのインタラプトなどのイベント発生
から4msないし8msという一定時間CPUの実質的
な動作周波数を上げる方法が採用されていた。実際の消
費電力を計測し、調べた結果、この方法をWindow
s95(Microsoft社の商標)上で実行した時以下のよ
うな問題が明らかになった。すなわち、 (1)ハードディスクの応答を待っている間もCPUは
加速されたままになっており、この間に全体の消費電力
のうち数パーセントが無駄になっている。 (2)Windows95においては、ハードウエアタ
イマがオペレーティング・システムのスケジューラに対
して定期的に割り込みを発生させるスレッドの切り換え
タイミングに13.7msというタイム・スライスを採
用している。従って、割り込み毎に8msの間CPUを
高速動作させる方式を採用している機器の場合、13.
7ms毎に8msCPUを高速動作させることになるの
で、CPUはほとんどの時間高速動作している状態にな
ってしまう。Investigation of a commercially available product reveals that a method of increasing the substantial operating frequency of the CPU for a certain period of time of 4 ms to 8 ms after a command is issued to the hard disk for several seconds or an event such as an interrupt from the hard disk is generated. Was. As a result of measuring and examining the actual power consumption, this method was used in Windows
The following issues became apparent when running on s95 (a trademark of Microsoft Corporation). (1) While the CPU waits for a response from the hard disk, the CPU remains accelerated, and during this period, several percent of the entire power consumption is wasted. (2) In Windows 95, a time slice of 13.7 ms is used for switching timing of a thread in which a hardware timer periodically generates an interrupt to a scheduler of an operating system. Therefore, in the case of a device that employs a method of operating the CPU at high speed for 8 ms for each interrupt, 13.
Since the 8 ms CPU is operated at a high speed every 7 ms, the CPU operates at a high speed for most of the time.
【0011】このような問題のみを解決する方法は上で
述べた従来技術で解決できるかもしれないが、ユーザビ
リティとのバランスがとれた方法を提供しているものは
ない。Although a method for solving only such a problem may be able to be solved by the above-mentioned prior art, there is no method which provides a balance with usability.
【0012】[0012]
【発明が解決しようとする課題】よって本発明は、ユー
ザビリティと省電力のバランスのとれたパワー・マネー
ジメントの一手法を提供することを目的とする。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a method of power management that balances usability and power saving.
【0013】[0013]
【課題を解決するための手段】本発明の第1の態様で
は、所定時間t1以上間を置かずに生ずる、コンピュー
タ・システム内のデバイスの所定の活動が、所定時間t
2以上続いた場合、中央処理装置の実質的な動作周波数
を上げるよう構成する。例えば、通常は、CPUクロッ
ク・スロットリングでCPUの実質的な動作周波数を下
げておき、100μsと間を置かずに起こるグラフィック
ス・デバイスのフレーム・バッファへの画像修正目的の
アクセス(又は、CPUによるグラフィックス・デバイ
ス及び/又はフレーム・バッファへの間接的なアクセ
ス、又はグラフィックス・デバイスがアクセスされるこ
と)が1ms続いた時に、CPUの実質的な動作周波数
を上げるようにする。このようにすると、画面の修正が
少量であって、あまりCPUの計算能力を必要としない
場合には、フレーム・バッファへの画像修正目的のアク
セスは上記のような条件を満たすことがないので、CP
Uクロック・スロットリングでCPUの実質的な動作周
波数を下げたままにしておく。このようにしても、ユー
ザビリティは落ちない上に消費電力も増加しない。一
方、画面の修正が多量であって、フレーム・バッファへ
の画像修正目的のアクセスが連続的に生じている場合に
は、CPUを高速に動作させて、ユーザにいち早く処理
結果を提示しないとユーザはストレスを感じる。よっ
て、消費電力の観点よりはユーザビリティを優先させ
て、CPUの実質的な動作周波数を上げる。In a first aspect of the SUMMARY OF THE INVENTION The present invention arises not placed between the predetermined time t 1 or more, the predetermined activity of the device in the computer system, the predetermined time t
When two or more are continued, the configuration is such that the substantial operating frequency of the central processing unit is increased. For example, the CPU clock throttling usually lowers the actual operating frequency of the CPU, and access to the frame buffer of the graphics device for image correction (or the CPU) occurs within 100 μs. (Indirect access to the graphics device and / or the frame buffer, or access to the graphics device) lasts 1 ms, so as to increase the substantial operating frequency of the CPU. In this way, if the screen modification is small and does not require much computational power of the CPU, access to the frame buffer for the purpose of image modification does not satisfy the above condition. CP
The U clock throttling keeps the effective operating frequency of the CPU low. Even in this case, the usability does not decrease and the power consumption does not increase. On the other hand, if a large amount of screen correction is being performed and access to the frame buffer for the purpose of image correction is continuously occurring, the CPU must be operated at a high speed and the processing result must be presented to the user promptly. Feel stress. Thus, the usability is prioritized over the power consumption, and the substantial operating frequency of the CPU is increased.
【0014】このような場合、所定時間t1以上間を置
かずに生ずる、コンピュータ・システム内のデバイスの
所定の活動が終了した後、所定時間t3経過後に、中央
処理装置の実質的な動作周波数を下げるように構成して
もよい。In such a case, after a predetermined activity of a device in the computer system, which occurs within a predetermined time t 1 or more, and after a predetermined time t 3 has elapsed, a substantial operation of the central processing unit is performed. The frequency may be reduced.
【0015】本発明の他の態様においては、ディスク装
置へのアクセス終了後、中央処理装置の実質的な動作周
波数を上げ、その後所定時間t4以内に、ディスク装置
以外のデバイスの所定の活動が生ずる場合には、当該所
定の活動終了後、所定時間t3経過後に、中央処理装置
の実質的な動作周波数を下げるように構成する。ハード
ディスク・ドライブやCD−ROMドライブのようなデ
ィスク装置へのアクセスが終了した後は、通常CPUで
処理するようなデータがメモリに読み込まれることが多
いので、CPUの実質的な動作周波数を上げる。このよ
うにディスク装置からデータを読み込んだ後には、グラ
フィックス・デバイスがフレーム・バッファに画像修正
目的でアクセスするといった表示装置に関する処理を実
施する場合も多いので、ディスク装置アクセス終了後所
定時間t4以内に、ディスク・アクセス以外の活動が発
生した場合には、当該活動が終了した後所定時間t3経
過後までCPUの実質的な動作周波数を上げたままにす
る。このようにすると、ディスク・アクセス後の必要な
処理に対応することができるので、ユーザビリティが低
下することもなく、またディスク・アクセス中はCPU
の実質的な動作周波数はCPUクロック・スロットリン
グにより下げられているので、省電力化も図られてい
る。In another aspect of the invention, after the access to the disk device, raise the substantial operating frequency of the central processing unit, then within the predetermined time t 4, the predetermined activity of the device other than the disk device when that occurs after the predetermined activity completed, after the predetermined time t 3 has elapsed, it configured to reduce the substantial operating frequency of the central processing unit. After the access to a disk device such as a hard disk drive or a CD-ROM drive is completed, data which is usually processed by the CPU is often read into the memory, so that the substantial operating frequency of the CPU is increased. Thus after reading data from the disk apparatus, since in many cases to implement the processing related to the display device such as a graphics device to access image correction purposes into the frame buffer, the disk device access end after a predetermined time t 4 within, when the activities of non-disk access occurs, to leave the activity raised a substantial operating frequency of the CPU until after the predetermined time t 3 has elapsed after completion. In this way, it is possible to cope with necessary processing after disk access, so that usability is not reduced and the CPU is accessed during disk access.
Has been lowered by the CPU clock throttling, thereby saving power.
【0016】また、所定時間t4以内に、ディスク装置
以外のデバイスの所定の活動が生じない場合には、所定
時間t4経過後、中央処理装置の実質的な動作周波数を
下げるようにすることも考えられる。ユーザにとって特
にインパクトのある処理が発生しない場合には、ディス
ク装置から読み出したデータのみ高速に処理し、あとは
省電力を図るためである。Further, within a predetermined time t 4, when the predetermined activity of the device other than the disk device does not occur, after the predetermined time t 4 has elapsed, that the lower the substantial operating frequency of the central processing unit Can also be considered. This is because when processing that has a particular impact on the user does not occur, only data read from the disk device is processed at high speed, and the rest is to save power.
【0017】上記の本発明の他の態様では、ディスク装
置以外のデバイスの所定の活動が生じた場合の処理が示
されているが、この所定の活動は、所定時間t1以上間
を置かずに生ずるディスク装置以外のデバイスの活動と
することもできる。これは、発明の第1の態様と同様
で、あまり画面の書替え等の処理がない場合には、ディ
スク装置へのアクセス後にCPUの実質的な動作周波数
を上げているので、これ以上画面の書替え等のために対
応しなくともよい場合があるからである。[0017] In another aspect of the invention described above, the processing is shown when the predetermined activity of the device other than the disk device occurs, the predetermined activity is not placed between the predetermined time t 1 or more May occur as a device activity other than the disk device. This is the same as in the first embodiment of the invention. When there is not much processing such as screen rewriting, the substantial operating frequency of the CPU is increased after accessing the disk device. This is because there is a case where it is not necessary to take measures for the sake of example.
【0018】上記の本発明の第1の態様は、例えば、コ
ンピュータ・システム内のデバイスが所定の活動を実施
するごとに、初期状態から第1の所定値をカウントし始
める第1カウンタと、第1カウンタが第1の所定値をカ
ウントし終わった場合には初期化し、第1カウンタが第
1の所定値をカウントしている場合には第2の所定値を
カウントする第2カウンタと、第2カウンタが第2の所
定値をカウントし終わった場合に、中央処理装置の実質
的な動作周波数を上げるよう命ずる制御手段とを含むデ
バイス又は装置によって構成されることも考えられる。
第2カウンタは、例えば、以下のようなカウンタに置換
可能である。すなわち、第1カウンタが第1の所定値を
カウントし終わった場合には初期化し、第1カウンタが
第1の所定値をカウントし終わった状態からデバイスの
所定の活動により第1カウンタが初期状態からカウント
し始めた後第1カウンタが第1の所定値をカウントし終
える前に第1カウンタが初期状態からカウントし始める
際に第2の所定値をカウントし始めるカウンタである。
言いかえれば、第1カウンタがカウントしていない状態
で初期値からカウントを開始し、カウント終了の前に初
期値から2度目のカウントを開始する時、この2度目の
カウント開始の際に第2の値をカウントし始めるカウン
タである。According to the first aspect of the present invention, for example, each time a device in a computer system performs a predetermined activity, a first counter which starts counting a first predetermined value from an initial state; A second counter that initializes when one counter has finished counting the first predetermined value, and counts a second predetermined value when the first counter has counted the first predetermined value; When the two counters have counted the second predetermined value, they may be constituted by a device or an apparatus including control means for commanding to increase the substantial operating frequency of the central processing unit.
The second counter can be replaced with, for example, the following counter. That is, when the first counter has finished counting the first predetermined value, initialization is performed, and after the first counter has finished counting the first predetermined value, the first counter is reset to an initial state by a predetermined activity of the device. This is a counter which starts counting the second predetermined value when the first counter starts counting from the initial state before the first counter finishes counting the first predetermined value after counting from.
In other words, when counting is started from the initial value while the first counter is not counting, and when the second counting is started from the initial value before the end of the counting, the second counting is started when the second counting is started. This is a counter which starts counting the value of.
【0019】また、第2カウンタが前記第2の所定値を
カウントし終えた後であって、第1カウンタが第1の所
定値をカウントし終えることに応答して、第3の所定値
をカウントし始める第3カウンタをさらに有し、制御手
段が、第3カウンタが第3の所定値をカウントし終える
と、中央処理装置の実質的な動作周波数を下げるよう命
ずるようにすることも考えられる。Further, after the second counter has finished counting the second predetermined value, and in response to the first counter having finished counting the first predetermined value, the third predetermined value is calculated. It is conceivable to further comprise a third counter which starts counting, wherein the control means instructs to lower the substantial operating frequency of the central processing unit when the third counter has finished counting the third predetermined value. .
【0020】この第1乃至第3カウンタは、カウント・
ダウンするものでもカウント・アップするものであって
もよい。また、先ほどからグラフィックス・デバイスの
画像修正目的のフレーム・バッファへのアクセスを例に
説明してきたが、これに限定されるものではなく、例え
ばMPEGの圧縮/伸長処理をするデバイスが圧縮/伸
長処理の対象を記憶したデバイスへのアクセスという組
み合わせや、通信デバイスの通信データを記憶したデバ
イスへのアクセスといった組み合わせ等が考えられる。The first to third counters count
It may be down or count up. Also, access to a frame buffer for image correction of a graphics device has been described above as an example, but the present invention is not limited to this. For example, a device that performs compression / expansion processing of MPEG may be used for compression / expansion. A combination such as access to a device storing a processing target, a combination such as access to a device storing communication data of a communication device, and the like can be considered.
【0021】上記本発明の他の態様は、例えば、ディス
ク装置へのアクセス終了に応答して、初期状態から第4
の所定値をカウントし始める第4カウンタと、ディスク
装置へのアクセス終了に応答して、中央処理装置の実質
的な動作周波数を上げるように命ずる制御手段と、第4
カウンタが第4の所定値をカウントし終える前に、ディ
スク装置以外のデバイスの所定の活動が生じた場合に、
当該活動が終了したことに応答して、初期状態から第3
の所定値をカウントする第3カウンタとを有し、制御手
段が、第3カウンタが第3の所定値をカウントし終える
ことに応答して、中央処理装置の実質的な動作周波数を
下げるよう命ずる構成とすることもできる。According to another aspect of the present invention, for example, in response to completion of access to a disk device, the fourth state is changed from the initial state to the fourth state.
A fourth counter for starting to count a predetermined value of the above, control means for instructing to increase the substantial operating frequency of the central processing unit in response to the end of the access to the disk device;
If a predetermined activity of a device other than a disk drive occurs before the counter has finished counting the fourth predetermined value,
In response to the end of the activity, a third
A third counter that counts a predetermined value of the control signal, wherein the control means instructs to lower the substantial operating frequency of the central processing unit in response to the third counter finishing counting the third predetermined value. It can also be configured.
【0022】また、ディスク装置以外のデバイスが所定
の活動を実施するごとに、第1の所定値をロードし、当
該値をカウント・ダウンする第1カウンタと、第1カウ
ンタのカウントが0になった場合には第2の所定値をロ
ードし、第1カウンタのカウントが0でない場合にはカ
ウント・ダウンする第2カウンタとをさらに有し、第3
カウンタは、第4カウンタが第4の所定値をカウントし
終える前に第2カウンタが0になった場合に、第1カウ
ンタのカウントが0になったことに応答して、カウント
し始めるように構成することも考えられる。これは、所
定期間t4以内にデバイスの所定の活動が生じても、最
初にCPUの実質的な動作周波数を上げる処理にて対応
できる場合には、それ以上の対応処置を実施しないとい
う例に対応するものである。Each time a device other than the disk device performs a predetermined activity, the first counter loads a first predetermined value and counts down the value, and the count of the first counter becomes zero. And a second counter that loads a second predetermined value when the count is not 0, and counts down when the count of the first counter is not 0.
The counter is configured to start counting in response to the count of the first counter becoming zero when the second counter becomes zero before the fourth counter finishes counting the fourth predetermined value. It is also conceivable to configure. This is an example of predetermined activity of the device within a predetermined time period t 4 is also caused, when it can be associated with first raise substantial operating frequency of the CPU processing is not performed any more Action Corresponding.
【0023】なお、所定時間t4以内に第1カウンタの
カウントが0になる場合もあり、その場合は、t4の間
CPUの実質的な動作周波数を上げておくこともでき
る。又、CPUクロック・スロットリングを用いること
を前提とするが、複数種類のクロック周波数で動作可能
なCPUであれば、実際の入力周波数を上下するように
してもよい。In some cases, the count of the first counter becomes 0 within the predetermined time t 4 , in which case the substantial operating frequency of the CPU can be increased during t 4 . Although it is assumed that CPU clock throttling is used, the actual input frequency may be increased or decreased as long as the CPU can operate at a plurality of types of clock frequencies.
【0024】以上、本発明の構成を示したが、本発明の
態様はデバイス、装置又はコンピュータ・システムに限
定されるものではなく、コンピュータ・ソフトウエア
や、それを記憶した記憶媒体の形態にても実施可能であ
る。Although the configuration of the present invention has been described above, the aspect of the present invention is not limited to a device, an apparatus, or a computer system, but may be in the form of computer software or a storage medium storing the same. Is also feasible.
【0025】なお、一般的には、ハードディスクにも画
面にも全くアクセスしないで多大なCPUパワーを必要
とするようなソフトウエアも存在するが、そのようなソ
フトウエアは現在のパーソナル・コンピュータ、特にノ
ートブック型のコンピュータでは主要なソフトウエアで
はない。よって、本発明ではこのようなアプリケーショ
ンが存在しないような状態を想定している。In general, there is software that requires a great deal of CPU power without accessing the hard disk or the screen at all, but such software is a current personal computer, especially Not a major piece of software on a notebook computer. Therefore, the present invention assumes a state in which such an application does not exist.
【0026】[0026]
【発明の実施の形態】本発明の構成例を図1に示す。C
PU1は、本願発明に関する制御を行う制御回路13
と、サポート回路1(3)に接続されている。この制御
回路13及びサポート回路1(3)、サポート回路2
(7)及びグラフィックス・デバイス11は、PCI
(Peripheral Component Interconnect)バス5に接続
されている。グラフィックス・デバイス11は、フレー
ム・バッファ9にアクセスできるように接続されてお
り、LCD(液晶表示装置)19にも接続されている。
制御回路13は、HDDコントローラ15に接続されて
おり、HDDコントローラ15はHDD(ハードディス
クドライブ)17をコントロールできるように接続され
ている。サポート回路2(7)と制御回路13は接続さ
れている。例えば、CPU1は先に述べたPentiu
mプロセッサであり、サポート回路1(3)及びサポー
ト回路2(7)はIntel社の82430TXチップ
セットに含まれる半導体チップであり、特にサポート回
路2(7)はPIIX4というチップに該当する。PC
Iバス5は、一例であって他の種類のバスでもよい。H
DDコントローラ15は、本実施例では、IDE(Inte
lligent Drive Electronics)インターフェースを有す
るものを念頭に置いているが、他のインターフェースを
有するものであってもよい。但し、このHDDコントロ
ーラ15へのRead/Writeコマンドが発行され
てから最終のデータ転送が終わるまでを、制御回路13
が検出できるような信号を出力するものであれば、制御
回路13は構成が簡単になる。FIG. 1 shows a configuration example of the present invention. C
PU1 is a control circuit 13 that performs control related to the present invention.
And the support circuit 1 (3). The control circuit 13, the support circuit 1 (3), and the support circuit 2
(7) and the graphics device 11
(Peripheral Component Interconnect) bus 5. The graphics device 11 is connected so as to access the frame buffer 9, and is also connected to an LCD (liquid crystal display) 19.
The control circuit 13 is connected to an HDD controller 15, and the HDD controller 15 is connected so as to control an HDD (hard disk drive) 17. The support circuit 2 (7) and the control circuit 13 are connected. For example, the CPU 1 executes the above-mentioned Pentiu
m, and the support circuit 1 (3) and the support circuit 2 (7) are semiconductor chips included in the 82430TX chip set of Intel Corporation. In particular, the support circuit 2 (7) corresponds to a chip called PIIX4. PC
The I bus 5 is an example, and other types of buses may be used. H
In this embodiment, the DD controller 15 uses IDE (Inte
(Ligent Drive Electronics) interface, but may have other interfaces. However, the period from when the Read / Write command is issued to the HDD controller 15 to when the final data transfer is completed is determined by the control circuit 13.
If the control circuit 13 outputs a signal that can be detected, the configuration of the control circuit 13 is simplified.
【0027】図1では、HDDコントローラ15という
ことでHDD17が接続されている状態を示している
が、HDD17だけでなく、CD−ROMドライブやM
Oドライブ等、大容量の記憶装置であるディスク装置が
接続されていてもよい。また、1つのデバイスのみなら
ず、2つ以上のデバイスが接続されていてもよい。2つ
以上のデバイスが接続できるかは、HDDコントローラ
15(又はディスク装置コントローラ)の能力による。
グラフィックス・デバイス11は、LCD19等の表示
装置にデータを表示するための処理を実行するものであ
る。ここではLCD19となっているが、CRTディス
プレイでもよい。また、フレーム・バッファ9は、メイ
ンメモリ(図示せず)の一部であってもよいし、別個に
設ける構成であってもよい。FIG. 1 shows a state in which the HDD 17 is connected to the HDD controller 15, but not only the HDD 17 but also a CD-ROM drive or an M-disk drive.
A disk device that is a large-capacity storage device such as an O drive may be connected. Further, not only one device but also two or more devices may be connected. Whether two or more devices can be connected depends on the capability of the HDD controller 15 (or the disk device controller).
The graphics device 11 executes a process for displaying data on a display device such as the LCD 19. Here, the LCD 19 is used, but a CRT display may be used. Further, the frame buffer 9 may be a part of a main memory (not shown) or may be provided separately.
【0028】なお、制御回路13はサポート回路2
(7)とは別個のデバイスとして図1には示されている
が、制御回路13をサポート回路2(7)に含めること
は可能である。The control circuit 13 is connected to the support circuit 2
Although shown in FIG. 1 as a separate device from (7), the control circuit 13 can be included in the support circuit 2 (7).
【0029】次に、図1の回路の動作を説明する。サポ
ート回路2(7)は、CPUクロック・スロットリング
を実行するように命ずる回路であって、STPCLK#
信号(31)を出力する。このSTPCLK#信号(3
1)は、アサートしている間CPUを動作させず、デア
サートしている間CPUを動作させる信号である。例え
ば、サポート回路2(7)が先に述べたPIIX4であ
る場合には、TDP(Throttle Duty Programming)ビ
ットを001bにセットすると、CPUが動作する時間
対CPUが動作しない時間が1:7となるので、スロッ
トル・デューティ(Throttle Duty)が12.5%にな
る。244μsを一単位とすると、30.5μsの間S
TPCLK#信号はデアサートされてCPUが動作し、
残りの213.5μsの間STPCLK#信号がアサー
トされてCPUは非動作状態になる。Next, the operation of the circuit of FIG. 1 will be described. The support circuit 2 (7) is a circuit that instructs to execute CPU clock throttling, and
The signal (31) is output. This STPCLK # signal (3
1) is a signal that does not operate the CPU during the assertion, but operates the CPU during the deassertion. For example, when the support circuit 2 (7) is the PIIX4 described above, if the TDP (Throttle Duty Programming) bit is set to 001b, the time during which the CPU operates and the time during which the CPU does not operate become 1: 7. Therefore, the throttle duty (Throttle Duty) becomes 12.5%. When 244 μs is defined as one unit, S is set for 30.5 μs.
The TPCLK # signal is deasserted and the CPU operates,
For the remaining 213.5 μs, the STPCLK # signal is asserted and the CPU is inactive.
【0030】通常状態において、CPU1は処理すべき
データがあまりないので、サポート回路2(7)はST
PCLK#信号をアサートする割合を多くしておく。こ
の方が省電力だからである。この信号31は、制御回路
2に入力される。制御回路13は、PCIバス5のバス
・サイクルとHDDコントローラ15が出力するDAS
P#信号35を監視する。この監視の結果、対応すべき
イベントが発生していることが判明した場合には、サポ
ート回路2(7)からのSTPCLK#信号31を修正
したSTPCLK2#信号33をCPUに入力する。こ
のSTPCLK2#信号33の意味はSTPCLK#信
号31と同様である。In the normal state, since the CPU 1 has little data to process, the support circuit 2 (7)
The ratio of asserting the PCLK # signal is increased. This is because it saves power. This signal 31 is input to the control circuit 2. The control circuit 13 determines the bus cycle of the PCI bus 5 and the DAS output from the HDD controller 15.
The P # signal 35 is monitored. As a result of this monitoring, if it is determined that an event to be handled has occurred, an STPCLK2 # signal 33 obtained by modifying the STPCLK # signal 31 from the support circuit 2 (7) is input to the CPU. The meaning of the STPCLK2 # signal 33 is the same as that of the STPCLK # signal 31.
【0031】なお、サポート回路1(3)、グラフィッ
クス・デバイス11、HDDコントローラ15及びHD
D17は、通常の動作を実行する。すなわち、必要な時
にグラフィックス・デバイス11はLCD19の表示変
更に必要なデータ処理を行い、必要な時にHDDコント
ローラ15はHDD17に対してアクセスする。サポー
ト回路1(3)については、本願発明と直接関係ないの
で説明を省略する。The support circuit 1 (3), the graphics device 11, the HDD controller 15, and the HD
D17 performs a normal operation. That is, the graphics device 11 performs data processing necessary for changing the display of the LCD 19 when necessary, and the HDD controller 15 accesses the HDD 17 when necessary. The description of the support circuit 1 (3) is omitted because it is not directly related to the present invention.
【0032】次に、図1の制御回路13の詳細を図2に
示す。PCIバス5の監視を行う検出器101は、第1
カウンタ103及び第1ステートマシン回路107に接
続されている。第1カウンタ103は第1ステートマシ
ン回路107に接続されている。第1ステートマシン1
07は、第2カウンタ105及び第2ステートマシン1
09に接続されている。第2カウンタ105は、信号発
生器115に接続されている。この信号発生器115
は、STPCLK#信号31が入力されている。なお、
第1ステートマシン回路107から第2カウンタ105
への信号を第2ステートマシン回路109へ入力する信
号線、第2カウンタ105から信号発生器115への信
号を第2ステートマシン回路109へ入力する信号線、
検出器101の出力を第2ステートマシン109へ入力
する信号線は、この3つのうちで選択可能であり、すべ
て接続しておいてもよい。第1及び第2ステートマシン
回路は、第3カウンタ113に接続されている。第3カ
ウンタ113は信号発生器115に接続されている。H
DDコントローラ15からのDASP#信号は第4カウ
ンタ111に入力されており、第4カウンタ111は第
2ステートマシン回路109に接続されている。DAS
P#信号は第2ステートマシン回路109にも入力され
ている。Next, the details of the control circuit 13 of FIG. 1 are shown in FIG. The detector 101 that monitors the PCI bus 5 has the first configuration.
It is connected to the counter 103 and the first state machine circuit 107. The first counter 103 is connected to the first state machine circuit 107. 1st state machine 1
07 is the second counter 105 and the second state machine 1
09. The second counter 105 is connected to the signal generator 115. This signal generator 115
, The STPCLK # signal 31 is input. In addition,
From the first state machine circuit 107 to the second counter 105
A signal line for inputting a signal to the second state machine circuit 109 to the second state machine circuit 109; a signal line for inputting a signal from the second counter 105 to the signal generator 115 to the second state machine circuit 109;
A signal line for inputting the output of the detector 101 to the second state machine 109 can be selected from these three, and may be all connected. The first and second state machine circuits are connected to the third counter 113. The third counter 113 is connected to the signal generator 115. H
The DASP # signal from the DD controller 15 is input to the fourth counter 111, and the fourth counter 111 is connected to the second state machine circuit 109. DAS
The P # signal is also input to the second state machine circuit 109.
【0033】この図2の動作を説明する。最初は主に第
1ステートマシン回路107に関連する動作を説明す
る。検出器101は、PCIバス5を監視し、例えばC
PU1がグラフィックス・デバイス11及び/又はフレ
ームバッファ9に間接的にアクセスしている状態を検出
する。例えば、PCIバス5のバス・サイクルのアドレ
ス・フェーズにおいてグラフィックス・デバイスに割当
てられたメモリ範囲(例:0800_0000から08
3F_FFFF)にある値(例えば、0801_234
5)がAD[31:0](アドレス/データバス)に検
出された場合に、フレームバッファ9へのアクセスであ
ると判定する。もし、CPU1によるグラフィックス・
デバイス11及び/又はフレームバッファ9へのアクセ
スが検出されると、検出器101は第1カウンタ103
及び第1ステートマシン回路107に信号を出力する。
第1カウンタ103は、予め決められた第1の値をロー
ドして、カウントダウンし始める。この第1カウンタ1
03のカウント値は、第1ステートマシン回路107に
出力される。この第1カウンタ103は、検出器101
がグラフィックス・デバイス11によるフレームバッフ
ァ9へのアクセスを検出して信号を出力するごとに、第
1の値をロードして、カウントダウンを行う。The operation of FIG. 2 will be described. First, operations related to the first state machine circuit 107 will be mainly described. The detector 101 monitors the PCI bus 5 and, for example,
A state where the PU 1 is indirectly accessing the graphics device 11 and / or the frame buffer 9 is detected. For example, in the address phase of the bus cycle of the PCI bus 5, a memory range allocated to the graphics device (eg, 0800_0000 to 08
3F_FFFF) (eg, 0801_234)
If 5) is detected in AD [31: 0] (address / data bus), it is determined that the access is to the frame buffer 9. If graphics by CPU1
When the access to the device 11 and / or the frame buffer 9 is detected, the detector 101
And outputs a signal to the first state machine circuit 107.
The first counter 103 loads a predetermined first value and starts counting down. This first counter 1
The count value of 03 is output to the first state machine circuit 107. The first counter 103 includes a detector 101
Detects the access to the frame buffer 9 by the graphics device 11 and outputs a signal, and loads the first value and counts down.
【0034】第1ステートマシン回路107は図3又は
図4に示したような状態を有し且つ状態遷移を行う。図
3では、initialステート501、first_countingステ
ート503及びcontinuous_countingステート505が
存在する。最初はinitialステート501から始まる。
この時、第2カウンタ105には予め決められた第2の
値がロードされているが、カウントダウンは行わない。
最初に検出器101からの検出信号を受信する(遷移5
11)と、第1ステートマシン回路503はfirst_coun
tingステート503に遷移する。この状態で、第1カウ
ンタ103は第1の値をカウントダウンしている。も
し、第1カウンタ103がこのfirst_countingステート
503においてカウント0までカウントダウンしてしま
った場合には、initialステート501に戻る(遷移5
13)。この場合、グラフィックス・デバイス11及び
/又はフレームバッファ9へのアクセスは連続的でない
ので、特別CPUの実質的動作周波数を上げる必要もな
い。もし、first_countingステート503において、第
1カウンタ103のカウントが0にならないうちに再度
検出信号を受け取る(遷移515)と、第1ステートマ
シン107はcontinuous_countingステート505に遷
移する。この遷移515の際に、第2カウンタ105の
カウントダウンをスタートする。第1カウンタ103
は、先に述べたように第1の値を再度ロードしてカウン
トダウンを開始する。The first state machine circuit 107 has a state as shown in FIG. 3 or FIG. 4 and performs a state transition. In FIG. 3, there are an initial state 501, a first_counting state 503, and a continuous_counting state 505. Initially, it starts from the initial state 501.
At this time, the second counter 105 is loaded with a predetermined second value, but does not count down.
First, a detection signal from the detector 101 is received (transition 5).
11) and the first state machine circuit 503
Transition to the ting state 503 is made. In this state, the first counter 103 counts down the first value. If the first counter 103 has counted down to count 0 in the first_counting state 503, the process returns to the initial state 501 (transition 5).
13). In this case, since the access to the graphics device 11 and / or the frame buffer 9 is not continuous, there is no need to increase the substantial operating frequency of the special CPU. If the detection signal is received again before the count of the first counter 103 reaches 0 in the first_counting state 503 (transition 515), the first state machine 107 transitions to the continuous_counting state 505. At the time of this transition 515, the countdown of the second counter 105 is started. First counter 103
Starts the countdown by loading the first value again as described above.
【0035】もし、このcontinuous_countingステート
505において、第1及び第2カウンタのカウントが共
に0又は第1カウンタ103のカウントが0且つ第2カ
ウンタ105のカウントが0でない場合を除き、検出信
号を受信している間(遷移517)この状態に留まる。
これは、グラフィックス・デバイス11及び/又はフレ
ームバッファ9に頻繁にアクセスしている状態を表す。
よって、第2カウンタ105のカウントは、順調にカウ
ントダウンされていく。一方、第2カウンタ105のカ
ウントが0でないが、第1カウンタ103のカウントが
0となってしまった場合(遷移521)、第2カウンタ
105のカウントダウンを停止し、initialステート5
01に戻る。initialステート501に戻るので、第2
カウンタ105に第2の値をロードして、カウントダウ
ンをストップさせておく。これは、十分長い間(第2の
値をカウントダウンしている間)連続的にグラフィック
ス・デバイス11及び/又はフレームバッファ9へアク
セスしていない状態を表し、このような時にはCPUの
実質的動作周波数を上げる必要はない。また、第1及び
第2カウンタのカウントが共に0というイベントに対し
ては、第3カウンタ113に予め決められた第3の値を
ロードし、カウントダウンを開始するように命ずる。こ
のような状態は、十分長い間(第2の値をカウントダウ
ンしている間)グラフィックス・デバイス11及び/又
はフレームバッファ9へのアクセスがあったので、CP
Uの実質的動作周波数を上げていたが、第1カウンタ1
0のカウントが0になったということは、この実質的動
作周波数を上げておく期間ももうすぐ終わりにしてもよ
い、という状態である。なお、第2カウンタ105のカ
ウントは、信号発生器115に入力されており、もし第
2カウンタ105のカウントが0になった場合、信号発
生器115はCPUの実質的動作周波数を上げるべく、
STPCLK2#信号をデアサートする。In the continuous_counting state 505, the detection signal is received unless the counts of the first and second counters are both 0 or the count of the first counter 103 is 0 and the count of the second counter 105 is not 0. (Transition 517).
This represents a state where the graphics device 11 and / or the frame buffer 9 are frequently accessed.
Therefore, the count of the second counter 105 counts down smoothly. On the other hand, when the count of the second counter 105 is not 0 but the count of the first counter 103 has become 0 (transition 521), the countdown of the second counter 105 is stopped, and the initial state 5
Return to 01. Since we return to the initial state 501, the second
The counter 105 is loaded with the second value to stop the countdown. This represents a state in which the graphics device 11 and / or the frame buffer 9 are not continuously accessed for a sufficiently long time (while the second value is being counted down), and in such a case, the substantial operation of the CPU is performed. There is no need to increase the frequency. In addition, for an event in which the counts of the first and second counters are both 0, the third counter 113 is loaded with a predetermined third value and instructed to start the countdown. Such a state may occur if the graphics device 11 and / or the frame buffer 9 has been accessed for a sufficiently long time (while counting down the second value),
Although the actual operating frequency of U was increased, the first counter 1
The fact that the count of zero has become zero means that the period in which this substantial operating frequency is raised may soon be over. Note that the count of the second counter 105 is input to the signal generator 115. If the count of the second counter 105 becomes 0, the signal generator 115 increases the substantial operating frequency of the CPU.
Deassert the STPCLK2 # signal.
【0036】第3カウンタ113は第3の値をカウント
ダウンして行く。この第3カウンタ113のカウントは
信号発生器115に入力されているので、信号発生器1
15はこのカウントが0になるまで、STPCLK2#
をデアサートし、カウントが0なったところで、STP
CLK#信号をそのまま出力するようにする。The third counter 113 counts down the third value. Since the count of the third counter 113 is input to the signal generator 115, the signal generator 1
15 until the count becomes 0, STPCLK2 #
Is deasserted, and when the count reaches 0, STP
The CLK # signal is output as it is.
【0037】以上の動作を、図5乃至図7のタイムチャ
ートにて見てみる。図5の(a)は、フレームバッファ
への間接的なアクセスを検出器101が検出して検出信
号を出力した時間を示している。最初にアクセスがあっ
てから、第1カウンタ103が第1の値をカウントダウ
ンする間(期間T1)に、再度検出信号が第1カウンタ
103に入力されると、連続と判断されて、図5の
(b)の信号が"ハイ"になる。そして、最後の検出信号
から期間T1の間は検出信号が入力されないので、第1
カウンタ103のカウントは0になって、アクセス不連
続を表す信号(ここでは"ロー")が図5の(b)に表れ
る。このように、図5において連続アクセス中であると
判断されるのは、第1ステートマシン回路107が図3
におけるcontinuous_countingステート505の状態に
いる間である。The above operation will be described with reference to the time charts of FIGS. FIG. 5A shows a time when the detector 101 detects an indirect access to the frame buffer and outputs a detection signal. When the detection signal is input to the first counter 103 again while the first counter 103 counts down the first value (period T 1 ) after the first access, it is determined that the detection signal is continuous, and FIG. (B) becomes "high". Since during the last detection signal of the period T 1 not input the detection signal, first
The count of the counter 103 becomes 0, and a signal (in this case, “low”) indicating the discontinuity of access appears in FIG. 5B. As described above, it is determined that continuous access is being performed in FIG.
In the continuous_counting state 505 in FIG.
【0038】図5の(a)で期間A及びBではアクセス
が連続していると判断されるが、期間Cでは図3におけ
るfirst_countingステート503には遷移しても、第1
カウンタ103のカウントは再度第1の値がロードされ
こともなく0になる(遷移513)ので、initialステ
ート501に戻ってしまい、不連続であると判断され
る。In FIG. 5A, it is determined that the access is continuous in the periods A and B. However, in the period C, even if the state transits to the first_counting state 503 in FIG.
Since the count of the counter 103 becomes 0 without the first value being loaded again (transition 513), the process returns to the initial state 501 and is determined to be discontinuous.
【0039】図6に移ると、(a)は、STPCLK#
信号を表している。#は、ローアクティブを意味する。
この(a)は、1/8CPUクロック・スロットリング
を表しており、デアサートされた時にCPUを動作さ
せ、アサートされた時にCPUを非動作状態にする。な
お、本願発明は1/8に限らず、他の割合のスロットリ
ングでもよい。図6の(b)では、先に示した図3のco
utinuous_countingステート505にいる期間を"ハ
イ"、それ以外の場合を"ロー"として表されている。先
に示したように連続アクセスであると認められてから、
第2カウンタ105が第2の値をカウントダウンし始
め、第2カウンタ105のカウントが0になると、信号
発生器115はSTPCLK2#信号(図6の(c))
をデアサート状態(ここでは"ハイ")にする。すなわ
ち、CPUを動作状態にする。これによりユーザビリテ
ィの低下を防ぐ。この第2の値を0までカウントするま
での時間が期間T2である。そして、第2カウンタ10
5のカウントが0になった後第1カウンタ103のカウ
ントが0になると、第3カウンタ113が第3の値をカ
ウントダウンし始める(図3の遷移519)。第3の値
が0にカウントダウンされるまでの時間を期間T3とす
る。図6の(c)のように、連続アクセスが終了してか
ら期間T3の間は、CPUは動作させ、その後STPC
LK#信号をそのまま出力させ、CPUクロック・スロ
ットリングで動作させる。Referring to FIG. 6, (a) shows STPCLK #
Represents a signal. # Means low active.
This (a) represents 1/8 CPU clock throttling, which activates the CPU when deasserted and deactivates the CPU when asserted. The invention of the present application is not limited to 1/8, and a throttling of another ratio may be used. In FIG. 6B, the co shown in FIG.
The period during which the state is in the utinuous_counting state 505 is expressed as “high”, and the other period is expressed as “low”. After being recognized as a continuous access as shown above,
When the second counter 105 starts counting down the second value and the count of the second counter 105 becomes 0, the signal generator 115 outputs the STPCLK2 # signal ((c) in FIG. 6).
Is deasserted (here, "high"). That is, the CPU is brought into the operating state. This prevents usability degradation. The second value is the time to count down to 0 is the period T 2. Then, the second counter 10
When the count of the first counter 103 becomes 0 after the count of 5 becomes 0, the third counter 113 starts counting down the third value (transition 519 in FIG. 3). The time until the third value is counted down to zero and the period T 3. As in (c) of FIG. 6, during the period T 3 from the continuous access to be completed, CPU activates, then STPC
The LK # signal is output as it is, and operates with CPU clock throttling.
【0040】図7では、(a)及び(b)が表している
信号は図6と同様である。しかし、(b)で分かるよう
に連続アクセスの期間はT2よりも短い。よって、第2
カウンタ105がカウント0になるまでに、第1カウン
タ103のカウントが0になってしまう(図3の(遷移
521))。このような状態では、信号発生器115は
STPCLK#信号をそのまま出力する。CPUを動作
させる期間を伸ばす必要がないからである。In FIG. 7, the signals represented by (a) and (b) are the same as in FIG. However, a period of continuous access as seen in (b) is shorter than T 2. Therefore, the second
By the time the counter 105 reaches the count 0, the count of the first counter 103 becomes 0 ((transition 521) in FIG. 3). In such a state, signal generator 115 outputs the STPCLK # signal as it is. This is because there is no need to extend the period during which the CPU operates.
【0041】第1ステートマシン107は、図4のよう
な状態を有し且つ状態遷移を行ってもよい。図3と図4
の差は、first_coutingステート503が存在するか否
かである。図4のようにすると、検出信号が1回出され
ても第2カウンタのカウントが始まってしまう。但し、
直ぐに第1カウンタ103のカウントが0になれば、遷
移617で初期状態に戻るので、特に問題は生じない。
他の処理は同様であるから、説明を省略する。The first state machine 107 may have a state as shown in FIG. 4 and perform a state transition. 3 and 4
Is whether or not the first_couting state 503 exists. In the case of FIG. 4, the counting of the second counter starts even if the detection signal is output once. However,
If the count of the first counter 103 immediately becomes 0, the state returns to the initial state at the transition 617, so that no particular problem occurs.
Other processes are the same, and the description is omitted.
【0042】以上は、DASP#信号が入力されない場
合の処理について述べたものである。次にDASP#信
号がデアサートされた場合の処理を説明する。DASP
#信号がアサートされている間は、ディスク装置へのア
クセスが行われているので、CPUの実質的動作周波数
を上げることはしない。DASP#信号がデアサートさ
れた場合、それを検出した第4カウンタ111は、予め
決められた第4の値をロードしてカウントダウンを開始
する。一方、DASP#信号のデアサートは第2ステー
トマシン回路109でも検出される。以下、この第2ス
テートマシン回路109の動作を図8の状態遷移図によ
り説明する。The above is a description of the processing when the DASP # signal is not input. Next, processing when the DASP # signal is deasserted will be described. DASP
While the # signal is asserted, access to the disk device is being performed, so that the actual operating frequency of the CPU is not increased. When the DASP # signal is deasserted, the fourth counter 111 that has detected the DASP # signal loads a predetermined fourth value and starts counting down. On the other hand, the deassertion of the DASP # signal is also detected by the second state machine circuit 109. Hereinafter, the operation of the second state machine circuit 109 will be described with reference to the state transition diagram of FIG.
【0043】第2ステートマシン回路109は、initia
lステート701、coutingステート703及びextensio
nステート705の状態を有している。先に述べたよう
に第2ステートマシン回路109はDASP#信号のデ
アサートを検出し、initialステート701からcouting
ステート703に遷移する(遷移711)。この際、第
2ステートマシン回路109は信号発生器115にST
PCLK2#をデアサートするように命ずる信号を出力
する。ここでは、少なくとも第4カウンタ111が第4
の値をカウントダウンする時間(期間T4)中CPUの
実質的な動作周波数を上げる。もし、期間T4の間に後
に述べるアクションが発生せず、第4カウンタ111の
カウントが0になったならば、countingステート703
からinitialステート701に戻る(遷移713)。こ
れは、ディスク装置にアクセスした後に、何等特定の活
動が発生しなかったので、ディスク装置アクセスで必要
となった処理分だけCPUの実質的な動作周波数を増加
させればよいということである。The second state machine circuit 109 has an initia
l state 701, couting state 703 and extensio
It has an n state 705 state. As described above, the second state machine circuit 109 detects the deassertion of the DASP # signal, and changes the state of the initial state 701 to the couting.
The state transits to the state 703 (transition 711). At this time, the second state machine circuit 109 supplies the signal generator 115 with ST
Outputs a signal instructing PCLK2 # to be deasserted. Here, at least the fourth counter 111
During the time period (period T 4 ) for counting down the value of. If, later described action is not generated during the period T 4, if the count of the fourth counter 111 becomes 0, counting state 703
To the initial state 701 (transition 713). This means that since no specific activity has occurred after accessing the disk device, it is sufficient to increase the substantial operating frequency of the CPU by the amount of processing required for accessing the disk device.
【0044】もし、第4カウンタ111がカウントダウ
ンしている間に、特定のアクションが発生した場合に
は、extensionステート705に遷移する(遷移71
5)。この特定のアクションとは、検出器101からの
検出信号を受信した場合、第1カウンタ103に2回連
続して検出信号が入力されて第2カウンタ105が第2
の値をカウントダウンし始める場合、又は第2カウンタ
105のカウントが0になった場合のいずれでもよい。
以下で述べる例では、第2カウンタ105が第2の値を
カウントダウンし始める場合について説明する。このよ
うに、期間T4の間に特定のアクションが発生する場合
には、CPUの実質的な動作周波数を上げる期間を延長
する。この実施例では、第1カウンタ103のカウント
が0になり(遷移717)、期間T3経過するまでCP
Uの実質的な動作周波数を上げる。すなわち、第1カウ
ンタ103のカウンタが0になると、initialステート
701に戻る。そして、第3カウンタ113に第3の値
をカウントダウンするように命ずる。信号発生器115
は、第3カウンタ113のカウントをモニタしておき、
0になるとSTPCLK2#信号のデアサートを止め、
STPCLK#信号をそのままCPUに伝えるように動
作する。If a specific action occurs while the fourth counter 111 is counting down, a transition is made to the extension state 705 (transition 71).
5). This specific action means that when a detection signal from the detector 101 is received, the detection signal is input to the first counter 103 twice consecutively, and the second counter 105
May be started, or the count of the second counter 105 may become zero.
In the example described below, a case where the second counter 105 starts counting down the second value will be described. Thus, when a specific action occurs during the period T 4 is to extend the period of increasing the substantial operating frequency of the CPU. In this embodiment, the count of the first counter 103 becomes 0 (transition 717), until the period T 3 has elapsed CP
Increase the effective operating frequency of U. That is, when the counter of the first counter 103 becomes 0, the process returns to the initial state 701. Then, it instructs the third counter 113 to count down the third value. Signal generator 115
Monitors the count of the third counter 113,
Stops deasserting the STPCLK2 # signal when it reaches 0,
It operates so as to transmit the STPCLK # signal to the CPU as it is.
【0045】なお、extensionステート705からiniti
alステート701への遷移は、上で述べたように第1カ
ウンタ103のカウントが0になったというイベントで
なく、第1カウンタ103のカウントが0になり且つ第
4カウンタ111の値が0の時に当該遷移が生ずるよう
にし、第1カウンタ103のカウントが0になっても、
第4カウンタ111の値が0でない場合にはextension
ステート705に留まるようにすることもできる。Note that the initialization state 705
The transition to the al state 701 is not an event that the count of the first counter 103 has become zero as described above, but the count of the first counter 103 becomes zero and the value of the fourth counter 111 becomes zero. Sometimes, such a transition occurs, and even if the count of the first counter 103 becomes 0,
If the value of the fourth counter 111 is not 0, extension
It is also possible to stay in the state 705.
【0046】以上述べた動作をタイムチャートで見てみ
る(図9)。図9の(a)は、先に述べたSTPCLK
#信号である。(b)は、DASP#信号を示してお
り、最初はディスクアクセスが存在したが、その後ディ
スクアクセスはなくなっている。この時、第2ステート
マシン回路109は、信号発生器115へSTPCLK
2#信号をデアサートするように命ずる信号を出力する
(図9の(d))。(c)は、先に述べたアクションの
存在を示すものであって、ここではグラフィックス・デ
バイス11及び/又はフレームバッファ9へのアクセス
が連続的であると判断される時に、"ハイ"となる。この
アクションはDASP#信号がデアサートされてから、
期間T4たつまでに発生しているので、第2ステートマ
シン回路109はextensionステート705に入る。よ
って、第1カウンタ103のカウントが0になるまで、
STPCLK2#信号のデアサートを延長する。第1カ
ウンタ103のカウントが0になれば、第3カウンタ1
13が第3の値をカウントダウンし始め、期間T3が経
過したところでSTPCLK2#信号をアサートする。The operation described above will be examined with reference to a time chart (FIG. 9). FIG. 9A shows the STPCLK described above.
# Signal. (B) shows a DASP # signal, in which a disk access is present at first, but no disk access is made thereafter. At this time, the second state machine circuit 109 supplies the signal generator 115 with STPCLK
A signal instructing to deassert the 2 # signal is output (FIG. 9 (d)). (C) indicates the existence of the above-mentioned action, and here, when it is determined that the access to the graphics device 11 and / or the frame buffer 9 is continuous, “high” is set. Become. This action occurs after the DASP # signal is deasserted
Since occurred before the period T 4 passes, the second state machine circuit 109 enters the extension state 705. Therefore, until the count of the first counter 103 becomes 0,
Deassert the STPCLK2 # signal. When the count of the first counter 103 becomes 0, the third counter 1
13 begins to count down the third value, asserting STPCLK2 # signal where the period T 3 has elapsed.
【0047】図9の(c)のアクションが発生しない場
合には、第4カウンタ111のカウントが0になるまで
STPCLK2#信号をデアサートし、0になったとこ
ろで第2ステートマシン回路109が信号発生器115
にデアサートの中止命令を出力するので、信号発生器1
15はSTPCLK2#信号をアサートするようにな
る。If the action shown in FIG. 9C does not occur, the STPCLK2 # signal is deasserted until the count of the fourth counter 111 becomes zero, and when the count becomes zero, the second state machine circuit 109 generates a signal. Container 115
Output a de-assertion instruction to the signal generator 1
15 asserts the STPCLK2 # signal.
【0048】第2ステートマシン回路109に関連する
処理を実施することにより、DASP#信号がアサート
されている間はCPUの実質的な動作周波数を上げずD
ASP#信号がデアサートされている間にCPUの実質
的な動作周波数を上げるので、ハードディスクのスピン
アップによる消費電力のピークがCPUの実質的な動作
周波数を上げることによって増加する消費電力のピーク
とは重ならないようにすることができる。By performing the processing related to the second state machine circuit 109, while the DASP # signal is asserted, the substantial operating frequency of the CPU is not increased and D
Since the substantial operating frequency of the CPU is increased while the ASP # signal is deasserted, the peak of the power consumption due to the spin-up of the hard disk is the peak of the power consumption increased by increasing the substantial operating frequency of the CPU. It can be prevented from overlapping.
【0049】以上制御回路13の説明をしたが、これは
一実施例に過ぎず上述の記載に限定されるものではな
い。特に図2に示した第1乃至第4カウンタ及び第1及
び第2ステートマシン回路並びに信号発生器115の接
続関係は一例であって、第1及び第2ステートマシン回
路のステートマシン(図3及び図4、並びに図8)と合
わせて、図5乃至図7並びに図9のタイムチャートを描
けるような回路に変形可能である。第1及び第2ステー
トマシン回路は1つのモジュールにすることも可能であ
るし、信号発生器115にまとめることも可能である。Although the control circuit 13 has been described above, this is merely an example and is not limited to the above description. In particular, the connection relationship between the first to fourth counters, the first and second state machine circuits, and the signal generator 115 shown in FIG. 2 is an example, and the state machines of the first and second state machine circuits (FIGS. In addition to FIGS. 4 and 8), the circuit can be modified into a circuit that can draw the time charts of FIGS. 5 to 7 and 9. The first and second state machine circuits can be formed into a single module, or can be integrated into the signal generator 115.
【0050】図3及び図4、並びに図8では、STPC
LK2#信号は指定された期間デアサートされ続けるよ
うになっているが、STPCLK#信号よりはデアサー
トされている期間が長いような状態にすることも可能で
ある。例えば、STPCLK#信号が1/8デアサート
されているのに対し、指定期間のSTPCLK2#信号
は7/8デアサートされるようにすることも可能であ
る。3 and 4, and FIG. 8, the STPC
Although the LK2 # signal is kept deasserted for a designated period, it is also possible to set a state in which the period of deassertion is longer than that of the STPCLK # signal. For example, while the STPCLK # signal is deasserted by 1/8, the STPCLK2 # signal in the designated period may be deasserted by 7/8.
【0051】また、DASP#信号のデアサートの後に
グラフィックス・デバイス11及び/又はフレームバッ
ファ9へのアクセスが生じた場合は上で述べたが、その
逆の順番で各活動が生じた場合は、第1ステートマシン
回路107での処理を優先させても、また別の処理を行
うようにしてもよい。Also, when the access to the graphics device 11 and / or the frame buffer 9 occurs after the deassertion of the DASP # signal, as described above, when each activity occurs in the reverse order, The processing in the first state machine circuit 107 may be prioritized, or another processing may be performed.
【0052】上の実施例では、検出器101は、グラフ
ィックス・デバイス11及び/又はフレームバッファ9
へのアクセスを検出するように構成されていたが、これ
のみではなく同種のデバイスの同種の動作を1つのグル
ープとして、当該グループに属する動作を検出して検出
信号を出力するようにすることもできる。又、T1乃至
T4は固定することもできるし、他の条件により適応的
に変更することも可能である。また、検出器115が複
数種類の動作を識別できる場合には、検出した動作の種
類により異なるT1乃至T4を出力することも可能であ
る。また、PCIバス5の監視によりアクセスを検出す
る例を示したが、グラフィックス・デバイス11からの
アクセスを直接監視する何等かの方法を用いてもよい。In the above embodiment, the detector 101 includes the graphics device 11 and / or the frame buffer 9.
However, it is also possible to detect the operation belonging to the group and output the detection signal by detecting the operation belonging to the group as one group. it can. Further, T 1 to T 4 can be fixed or can be adaptively changed according to other conditions. If the detector 115 can identify a plurality of types of operations, it is possible to output different T 1 to T 4 depending on the type of the detected operation. Also, an example has been described in which access is detected by monitoring the PCI bus 5, but any method of directly monitoring access from the graphics device 11 may be used.
【0053】なお、DASP#信号がアサートされてい
る間に頻繁に発生するHDD17のデータ転送要求のイ
ンタラプトに対しては100μs程度の短い間CPUの
実質的な動作周波数を上げ、データ転送のパフォーマン
スを落とさないようにする。さらに、APMのアイドル
ステートに入ったかどうか監視しておき、APMによっ
てSTPCLK#信号がアサートされたときには即座に
実質的動作周波数を下げるようにする。In response to the interrupt of the data transfer request of the HDD 17 which frequently occurs while the DASP # signal is asserted, the substantial operating frequency of the CPU is increased for a short period of time of about 100 μs to improve the data transfer performance. Do not drop. Further, it is monitored whether or not the APM has entered the idle state, and the effective operating frequency is reduced immediately when the STPCLK # signal is asserted by the APM.
【0054】以上はハードウエアについての具現化を詳
しく述べたものであるが、本発明はソフトウエアによっ
て具現化することも可能である。例えば、図10のよう
なアプリケーションA乃至Dの下にOS803が存在
し、さらにその下にBIOS804が存在するような階
層構造がある時には、図2の制御回路13と同様の処理
を実施するプログラムをOS803に設け、OS803
が、アプリケーションA乃至Dからの画面の書替え要求
やハードディスクへのアクセス要求をOS803が受け
取って、先に述べたような条件に合致する場合には、B
IOS804を介してCPUクロック・スロットリング
を制御するようにもできる。なお、アプリケーションA
乃至Dの中に、連続的な画面の書替え等のアクションを
OS803に知らせるようにすると、OS803で必要
な処理は少なくすることができる。Although the above has been a detailed description of the hardware implementation, the present invention can also be implemented by software. For example, when there is a hierarchical structure in which the OS 803 exists under the applications A to D as shown in FIG. 10 and the BIOS 804 exists under the OS 803, a program for performing the same processing as the control circuit 13 in FIG. Provided in the OS 803;
However, if the OS 803 receives a screen rewrite request or a hard disk access request from the applications A to D, and the OS 803 matches the above-described conditions, B
CPU clock throttling can also be controlled via IOS 804. Note that application A
If the actions such as continuous screen rewriting are notified to the OS 803 in steps D to D, the processing required by the OS 803 can be reduced.
【0055】なお図10は一例であって、アプリケーシ
ョンの数は任意であり、また図2に示した制御回路13
に含まれる処理のプログラムをアプリケーション、O
S、BIOSのいずれに設けるか、どのような組み合わ
せにて設けるかについては、他の条件を含めて任意であ
る。FIG. 10 is an example, the number of applications is arbitrary, and the control circuit 13 shown in FIG.
The processing program included in the
Which one of the S and the BIOS is provided and in what combination is provided is arbitrary including other conditions.
【0056】[0056]
【効果】ユーザビリティと省電力のバランスのとれたパ
ワー・マネージメントの一手法を提供することできた。[Effect] It is possible to provide a method of power management that balances usability and power saving.
【図1】本発明のハードウエアによる構成例を示したブ
ロック図である。FIG. 1 is a block diagram showing an example of a hardware configuration of the present invention.
【図2】図1に示した制御回路13の構成例を示したブ
ロック図である。FIG. 2 is a block diagram showing a configuration example of a control circuit 13 shown in FIG.
【図3】図2の第1ステートマシン回路107の状態遷
移を表す図である。FIG. 3 is a diagram illustrating a state transition of a first state machine circuit 107 in FIG. 2;
【図4】図2の第1ステートマシン回路109の状態遷
移を表す図である。FIG. 4 is a diagram illustrating a state transition of a first state machine circuit 109 in FIG. 2;
【図5】第1ステートマシン回路107に関連するタイ
ムフローチャートである。(a)はフレームバッファへ
のアクセス、(b)は連続アクセスの検出を示す波形図
である。FIG. 5 is a time flowchart related to the first state machine circuit 107; (A) is a waveform diagram showing access to a frame buffer, and (b) is a waveform diagram showing detection of continuous access.
【図6】第1ステートマシン回路107に関連するタイ
ムフローチャートである。(a)はSTPCLK#信
号、(b)は連続アクセスの検出、(c)はSTPCL
K2#信号を示す波形図である。FIG. 6 is a time flowchart related to the first state machine circuit 107; (A) STPCLK # signal, (b) continuous access detection, (c) STPCL
FIG. 9 is a waveform chart showing a K2 # signal.
【図7】第1ステートマシン回路107に関連するタイ
ムフローチャートである。(a)はSTPCLK#信
号、(b)は連続アクセスの検出、(c)はSTPCL
K2#信号を示す波形図である。FIG. 7 is a time flowchart related to the first state machine circuit 107; (A) STPCLK # signal, (b) continuous access detection, (c) STPCL
FIG. 9 is a waveform chart showing a K2 # signal.
【図8】図2の第2ステートマシン回路109の状態遷
移を表す図である。8 is a diagram illustrating a state transition of a second state machine circuit 109 in FIG.
【図9】第2ステートマシン回路107に関連するタイ
ムフローチャートである。(a)はSTPCLK#信
号、(b)はDASP#信号、(c)連続アクセスの検
出(アクションの検出)、(d)はSTPCLK2#信
号を示す波形図である。FIG. 9 is a time flowchart related to the second state machine circuit 107; (A) is a waveform diagram showing an STPCLK # signal, (b) is a DASP # signal, (c) is a continuous access detection (detection of an action), and (d) is a waveform diagram showing an STPCLK2 # signal.
【図10】ソフトウエアにおける具現化の一例を示す図
である。FIG. 10 is a diagram showing an example of an implementation in software.
1 CPU 3 サポート回路1 5 PCIバス 7 サポート回路2 9 フレームバッファ 11 グラフィックス・デバイス 13 制御回路 15 HDDコントローラ 17 HDD 19 LCD 31 STPCLK#信号 33 DAPS#信号 35 STPCLK2#信号 101 検出器 103 第1カウンタ 105 第2カウンタ 107 第1ステートマシン 109 第2ステートマシン 111 第4カウンタ 113 第3カウンタ 115 信号発生器 DESCRIPTION OF SYMBOLS 1 CPU 3 Support circuit 1 5 PCI bus 7 Support circuit 2 9 Frame buffer 11 Graphics device 13 Control circuit 15 HDD controller 17 HDD 19 LCD 31 STPCLK # signal 33 DAPS # signal 35 STPCLK2 # signal 101 Detector 103 First counter 105 second counter 107 first state machine 109 second state machine 111 fourth counter 113 third counter 115 signal generator
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関家 一雄 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 東京基礎研究所 内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Kazuo Sekiya 1623-14 Shimotsuruma, Yamato-shi, Yamato Kanagawa, Japan
Claims (23)
テムであって、 所定時間t1以上間を置かずに生ずる、前記コンピュー
タ・システム内のデバイスの所定の活動が、所定時間t
2以上続いた場合、前記中央処理装置の実質的な動作周
波数を上げることを特徴とするコンピュータ・システ
ム。1. A computer system having a central processing unit, generated without placing between a predetermined time t 1 or more, predetermined activity devices in the computer system, the predetermined time t
A computer system for increasing the substantial operating frequency of the central processing unit when two or more operations are continued.
る、前記コンピュータ・システム内のデバイスの所定の
活動が終了した後、所定時間t3経過後に、前記中央処
理装置の実質的な動作周波数を下げることを特徴とする
請求項1記載のコンピュータ・システム。2. A generated without placing between the predetermined time t 1 or more, after a predetermined activity of the devices in the computer system has been completed, after the predetermined time t 3 has elapsed, the substantial operation of the central processing unit The computer system of claim 1, wherein the frequency is reduced.
であり、前記所定の活動が所定のメモリ・アドレスへの
アクセスであることを特徴とする請求項1記載のコンピ
ュータ・システム。3. The computer system of claim 1, wherein said device is a graphics device and said predetermined activity is an access to a predetermined memory address.
ンピュータ・システムであって、ディスク装置へのアク
セス終了後、前記中央処理装置の実質的な動作周波数を
上げ、その後所定時間t4以内に、前記ディスク装置以
外のデバイスの所定の活動が生ずる場合には、当該所定
の活動終了後、所定時間t3経過後に、前記中央処理装
置の実質的な動作周波数を下げることを特徴とするコン
ピュータ・システム。4. A computer system having a disk device and a central processing unit, after the end access to the disk device, raise the substantial operating frequency of said central processing unit, thereafter within the predetermined time t 4, the If the predetermined activity of the device other than the disk device occurs, the computer system characterized in that after the predetermined activity completed, after the predetermined time t 3 has elapsed, reducing the substantial operating frequency of said central processing unit.
置以外のデバイスの所定の活動が生じない場合には、前
記所定時間t4経過後、前記中央処理装置の実質的な動
作周波数を下げることを特徴とする請求項4記載のコン
ピュータ・システム。5. A within the predetermined time t 4, when the predetermined activity of the device other than the disk device does not occur, after the predetermined time t 4 has elapsed, reducing the substantial operating frequency of said central processing unit 5. The computer system according to claim 4, wherein:
活動が、所定時間t1以上間を置かずに生ずる、前記デ
ィスク装置以外のデバイスの活動であることを特徴とす
る請求項4記載のコンピュータ・システム。6. A predetermined activity of the device other than the disk device occurs without placing between a predetermined time t 1 or more, according to claim 4, characterized in that the activities of a device other than the disk device computer ·system.
ィック・デバイスであって、前記所定の活動が所定のメ
モリ・アドレスへのアクセスであることを特徴とする請
求項4又は5記載のコンピュータ・システム。7. The computer system according to claim 4, wherein the device other than the disk device is a graphic device, and the predetermined activity is an access to a predetermined memory address.
実質的な動作周波数を制御するデバイスであって、 コンピュータ・システム内のデバイスが所定の活動を実
施するごとに、初期状態から第1の所定値をカウントし
始める第1カウンタと、 前記第1カウンタが前記第1の所定値をカウントし終わ
った場合には初期化し、前記第1カウンタが前記第1の
所定値をカウントしている場合には第2の所定値をカウ
ントする第2カウンタと、 前記第2カウンタが前記第2の所定値をカウントし終わ
った場合に、前記中央処理装置の実質的な動作周波数を
上げるよう命ずる制御手段と、 を含むデバイス。8. A device for controlling a substantial operating frequency of a central processing unit of a computer system, wherein each time a device in the computer system performs a predetermined activity, a first predetermined value is set from an initial state. A first counter to start counting, and initialization when the first counter has finished counting the first predetermined value, and when the first counter is counting the first predetermined value, A second counter for counting a second predetermined value, and control means for commanding to increase a substantial operating frequency of the central processing unit when the second counter has finished counting the second predetermined value, Including devices.
実質的な動作周波数を制御するデバイスであって、 コンピュータ・システム内のデバイスが所定の活動を実
施するごとに、初期状態から第1の所定値をカウントし
始める第1カウンタと、 前記第1カウンタが前記第1の所定値をカウントし終わ
った場合には初期化し、前記第1カウンタが前記第1の
所定値をカウントし終わった状態から前記デバイスの所
定の活動により前記第1カウンタが前記初期状態からカ
ウントし始めた後前記第1カウンタが前記第1の所定値
をカウントし終える前に前記第1カウンタが初期状態か
らカウントし始める際に第2の所定値をカウントし始め
る第2カウンタと、 前記第2カウンタが前記第2の所定値をカウントし終え
た場合に、前記中央処理装置の実質的な動作周波数を上
げるよう命ずる制御手段と、を含むデバイス。9. A device for controlling a substantial operating frequency of a central processing unit of a computer system, wherein each time a device in the computer system performs a predetermined activity, a first predetermined value is set from an initial state. A first counter to start counting, and, when the first counter has finished counting the first predetermined value, initialize the counter, and from a state in which the first counter has finished counting the first predetermined value, When the first counter starts counting from the initial state after the first counter starts counting from the initial state due to a predetermined activity of the device and before the first counter finishes counting the first predetermined value. A second counter that starts counting a second predetermined value; and a second counter that is used by the central processing unit when the second counter finishes counting the second predetermined value. Device and a control unit to order to raise the qualitative operating frequency.
カウントし終えた後であって、前記第1カウンタが前記
第1の所定値をカウントし終えることに応答して、第3
の所定値をカウントし始める第3カウンタをさらに有
し、 前記制御手段は、前記第3カウンタが前記第3の所定値
をカウントし終えると、前記中央処理装置の実質的な動
作周波数を下げるよう命ずることを特徴とする請求項8
又は9記載のデバイス。10. After the second counter has finished counting the second predetermined value, and in response to the first counter having finished counting the first predetermined value, the third counter.
A third counter that starts counting a predetermined value of the third processing unit. When the third counter finishes counting the third predetermined value, the control unit decreases the substantial operating frequency of the central processing unit. 9. The method of claim 8, wherein the order is given.
Or the device according to 9.
スがグラフィック・デバイスであり、前記所定の活動が
所定のメモリ・アドレスへのアクセスであることを特徴
とする請求項8又は9記載のデバイス。11. The device according to claim 8, wherein the device in the computer system is a graphics device, and the predetermined activity is an access to a predetermined memory address.
する手段と、 前記信号に応答して、前記第1の所定値をロードし、当
該値をカウント・ダウンするカウンタと、 を含む請求項8又は9記載のデバイス。12. A means for outputting a signal each time the first counter detects a predetermined activity of the device, and loading the first predetermined value in response to the signal, and counting the value. 10. The device according to claim 8 or 9, comprising: a down counter.
テムの中央処理装置の実質的な動作周波数を制御するデ
バイスであって、 前記ディスク装置へのアクセス終了に応答して、初期状
態から第4の所定値をカウントし始める第4カウンタ
と、 前記ディスク装置へのアクセス終了に応答して、前記中
央処理装置の実質的な動作周波数を上げるように命ずる
制御手段と、 前記第4カウンタが前記第4の所定値をカウントし終え
る前に、前記ディスク装置以外のデバイスの所定の活動
が生じた場合に、当該活動が終了したことに応答して、
初期状態から第3の所定値をカウントする第3カウンタ
とを有し、 前記制御手段は、前記第3カウンタが前記第3の所定値
をカウントし終えることに応答して、前記中央処理装置
の実質的な動作周波数を下げるように命ずることを特徴
とするデバイス。13. A device for controlling a substantial operating frequency of a central processing unit of a computer system including a disk drive, wherein a fourth predetermined value is changed from an initial state in response to termination of access to the disk drive. A fourth counter which starts counting the number of times, control means for instructing to increase the substantial operating frequency of the central processing unit in response to the end of the access to the disk device, and wherein the fourth counter has the fourth predetermined value. If the predetermined activity of a device other than the disk device has occurred before finishing the counting, in response to the end of the activity,
A third counter for counting a third predetermined value from an initial state, wherein the control means responds to the completion of the third counter counting the third predetermined value, A device characterized by ordering a substantial operating frequency to be reduced.
の活動を実施するごとに、第1の所定値をロードし、当
該値をカウント・ダウンする第1カウンタと、 前記第1カウンタのカウントが0になった場合には第2
の所定値をロードし、前記第1カウンタのカウントが0
でない場合にはカウント・ダウンする第2カウンタと、 をさらに有し、 前記第3カウンタは、前記第4カウンタが前記第4の所
定値をカウントし終える前に前記第2カウンタが0にな
った場合に、前記第1カウンタのカウントが0になった
ことに応答して、カウントし始めることを特徴とする請
求項13記載のデバイス。14. A first counter which loads a first predetermined value and counts down the value each time a device other than the disk device performs a predetermined activity, and wherein the count of the first counter is 0. The second if
Is loaded, and the count of the first counter becomes 0
And a second counter that counts down if not, wherein the third counter has reached zero before the fourth counter has finished counting the fourth predetermined value. 14. The device of claim 13, wherein in such a case, counting starts in response to the count of the first counter reaching zero.
記第4の所定値をカウントし終えるまでに、前記ディス
ク装置以外のデバイスの所定の活動が生じない場合に
は、前記第4カウンタが前記第4の所定値をカウントし
終えた後に、前記中央処理装置の実質的な動作周波数を
下げるように命ずることを特徴とする請求項13記載の
デバイス。15. The control means according to claim 4, wherein when the predetermined activity of a device other than the disk device does not occur before the fourth counter finishes counting the fourth predetermined value, the fourth counter is activated. 14. The device of claim 13, wherein after the fourth predetermined value has been counted, a command is issued to lower the substantial operating frequency of the central processing unit.
フィックス・デバイスであって、前記所定の活動は所定
のメモリ・アドレスへのアクセスであることを特徴とす
る請求項13記載のデバイス。16. The device according to claim 13, wherein the device other than the disk device is a graphics device, and the predetermined activity is an access to a predetermined memory address.
出する手段をさらに有する請求項13記載のデバイス。17. The device according to claim 13, further comprising means for detecting completion of access to said disk device.
ステムにおいて、前記中央処理装置の実質的な動作周波
数を制御する方法であって、 所定時間t1以上間を置かずに生ずる、前記コンピュー
タ・システム内のデバイスの所定の活動が、所定時間t
2以上続いたか否か判断する判断ステップと、 前記判断ステップにより続いていると判断された場合に
は、前記中央処理装置の実質的な動作周波数を上げるス
テップと、 を含む動作周波数制御方法。18. A computer system having a central processing unit, wherein a method of controlling a substantial operating frequency of the central processing unit, generated without placing between a predetermined time t 1 or more, in the computer system A given activity of the device at a given time t
An operating frequency control method, comprising: a determining step of determining whether or not two or more operations have been performed; and, if it is determined that the operation is continued, increasing a substantial operating frequency of the central processing unit.
る、前記コンピュータ・システム内のデバイスの所定の
活動が終了したか否か判断する第2判断ステップと、 前記第2判断ステップにより終了が確認され且つ所定時
間t3経過後に、前記中央処理装置の実質的な動作周波
数を下げるステップと、 をさらに含む請求項18記載の動作周波数制御方法。19. occur without placing between the predetermined time t 1 or more, and a second determination step of predetermined activity devices in the computer system determines whether completed, terminated by the second determination step There after the lapse confirmed and the predetermined time t 3, the operating frequency control method according to claim 18, further comprising the steps of: lowering a substantial operating frequency of said central processing unit.
コンピュータ・システムにおいて、前記中央処理装置の
実質的な動作周波数を制御する方法であって、 ディスク装置へのアクセス終了後、前記中央処理装置の
実質的な動作周波数を上げるステップと、 前記ディスク装置へのアクセス終了後所定時間t4以内
に、前記ディスク装置以外のデバイスの所定の活動が生
ずるか判断する判断ステップと、 前記所定の活動が生ずると判断された場合には、当該所
定の活動終了後、所定時間t3経過後に、前記中央処理
装置の実質的な動作周波数を下げるステップと、 を含む動作周波数制御方法。20. A method for controlling a substantial operating frequency of a central processing unit in a computer system having a disk unit and a central processing unit, the method comprising: specifically a step of increasing the operating frequency, the access end after a predetermined time t 4 within to the disk device, a determination step of determining whether a predetermined activity of the device other than the disk device occurs, when the predetermined activity occurs If it is determined after the predetermined activity completed, after the predetermined time t 3 has elapsed, the step of lowering the substantial operating frequency of said central processing unit, the operating frequency control method comprising.
を置かずに生ずる、前記ディスク装置以外のデバイスの
活動であることを特徴とする請求項20記載の動作周波
数制御方法。21. wherein said predetermined activity, the operating frequency control method according to claim 20, wherein the predetermined time occurs without placing between t 1 or more, an activity of the device other than the disk device.
を置かずに生ずる、前記ディスク装置以外のデバイスの
活動であって、所定時間t2以上続いたものをであるこ
とを特徴とする請求項20記載の動作周波数制御方法。22. wherein said predetermined activity, said the occurring without placing between a predetermined time t 1 or more, the a active device other than the disk device, and those followed predetermined time t 2 or more 21. The operating frequency control method according to claim 20, wherein
コンピュータ・システムにおいて、前記中央処理装置の
実質的な動作周波数を制御する方法であって、 ディスク装置へのアクセス終了後、前記中央処理装置の
実質的な動作周波数を上げるステップと、 前記ディスク装置へのアクセス終了後所定時間t4以内
に、前記ディスク装置以外のデバイスの所定の活動が生
ずるか判断する判断ステップと、 前記所定の活動が生ずると判断された場合には、当該所
定の活動終了後所定時間t3、又は前記所定時間t4のい
ずれか遅い方が経過した後、前記中央処理装置の実質的
な動作周波数を下げるステップと、 を含む動作周波数制御方法。23. In a computer system having a disk device and a central processing unit, a method for controlling a substantial operating frequency of the central processing unit, the method comprising: specifically a step of increasing the operating frequency, the access end after a predetermined time t 4 within to the disk device, a determination step of determining whether a predetermined activity of the device other than the disk device occurs, when the predetermined activity occurs When it is determined, after a predetermined time t 3 after the end of the predetermined activity or the predetermined time t 4 , whichever is later, a step of lowering the substantial operating frequency of the central processing unit; Operating frequency control method including:
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
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JP9354283A JP3007866B2 (en) | 1997-04-23 | 1997-12-24 | Computer system, device and operating frequency control method |
US09/038,882 US6112309A (en) | 1997-04-23 | 1998-03-11 | Computer system, device and operation frequency control method |
TW087104290A TW371732B (en) | 1997-12-24 | 1998-03-23 | Computer system, device and operational frequency control method |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10558697 | 1997-04-23 | ||
JP9-105586 | 1997-04-23 | ||
JP9354283A JP3007866B2 (en) | 1997-04-23 | 1997-12-24 | Computer system, device and operating frequency control method |
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1997
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