JPH1152025A - Vodule for memory module connection test - Google Patents
Vodule for memory module connection testInfo
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- JPH1152025A JPH1152025A JP9213699A JP21369997A JPH1152025A JP H1152025 A JPH1152025 A JP H1152025A JP 9213699 A JP9213699 A JP 9213699A JP 21369997 A JP21369997 A JP 21369997A JP H1152025 A JPH1152025 A JP H1152025A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体メモリモジ
ュールを用いた回路基板を試験するために用いるモジュ
ールに関する。The present invention relates to a module used for testing a circuit board using a semiconductor memory module.
【0002】[0002]
【従来の技術】一般に、情報機器用回路基板は、半導体
メモリモジュールを組み込んだ回路基板を用いている。
そして、半導体メモリモジュールは、回路基板に半田付
けされたソケットを用いて回路基板に組み付けられる。
この場合、半導体メモリモジュールが完全なものであっ
ても、ソケットと回路基板との接続とか、回路基板にお
ける回路パターンが不完全であると、機器動作に支障を
来す。そこで、回路基板の不具合を正確に把握してその
対処をしておくことが必要になる。2. Description of the Related Art In general, a circuit board for information equipment uses a circuit board in which a semiconductor memory module is incorporated.
Then, the semiconductor memory module is mounted on the circuit board using a socket soldered to the circuit board.
In this case, even if the semiconductor memory module is complete, if the connection between the socket and the circuit board or the circuit pattern on the circuit board is incomplete, the operation of the device is hindered. Therefore, it is necessary to accurately grasp the problem of the circuit board and to deal with it.
【0003】そのために、イン・サーキットテスタを使
用して回路パターンや半田付け個所のショートとか断線
とかを確認することが行われている。For this purpose, it has been practiced to use an in-circuit tester to check a circuit pattern or a short-circuit or disconnection at a soldering point.
【0004】また近年は、バウンダリスキャン方式が標
準化され、IEEE−1149.1に準拠した部品であ
れば、簡単に検査を行うことができるようになってい
る。すなわち、このような部品は数本のスキャン専用ラ
インのチェーンで制御動作を行うことにより、各端子の
状態を設定したり読み出したりすることができ、これに
より回路基板のショート、断線を検査できるようになっ
ている。[0004] In recent years, the boundary scan method has been standardized, and if a part complies with IEEE-1149.1, inspection can be easily performed. That is, such components can be set and read out by controlling the operation of a chain of several scan-only lines to set the state of each terminal, thereby making it possible to inspect a circuit board for short-circuits and disconnections. It has become.
【0005】その外に、回路基板にメモりモジュールを
実装してマイクロプロセッサなどでメモリテストプログ
ラムを実行することによって試験する方法も採られてい
る。[0005] In addition, a method has been adopted in which a memory module is mounted on a circuit board and a memory test program is executed by a microprocessor or the like to perform a test.
【0006】[0006]
【発明が解決しようとする課題】上記3つの方法は、そ
れぞれ次のような問題点がある。The above three methods have the following problems, respectively.
【0007】まずイン・サーキットテスタによる方法
は、専用治具が必要である。また、メモリ制御回路の端
子やモジュールソケットと基板との接続不良は、検査で
きない。First, the method using the in-circuit tester requires a dedicated jig. In addition, a connection failure between the terminal of the memory control circuit or the module socket and the board cannot be inspected.
【0008】次のバウンダリスキャン法は、イン・サー
キットテスタ法の欠点を補うものである。しかし、部品
内部にバウンダリスキャン回路を内蔵する必要があり、
この結果、内部の回路規模を大きくすることになり、動
作速度が遅くなるなどの問題がある。また、バウンダリ
スキャン機能を実現するためには4本(または5本)の
専用端子が必要であるが、ダイナミックメモリなどの高
密度実装部品ではピン数を増やし難いからバウンダリス
キャン回路を内蔵しておらず、バウンダリスキャン法を
適用できない。The following boundary scan method compensates for the disadvantage of the in-circuit tester method. However, it is necessary to incorporate a boundary scan circuit inside the component,
As a result, the internal circuit scale is increased, and there is a problem that the operation speed is reduced. In order to realize the boundary scan function, four (or five) dedicated terminals are required. However, it is difficult to increase the number of pins in a high-density mounting component such as a dynamic memory, and therefore, it is necessary to incorporate a boundary scan circuit. And the boundary scan method cannot be applied.
【0009】さらに、メモリテストプログラムによって
試験する方法では、最低限マイクロプロセッサが動作す
る必要があり、メモリモジュールの接続不良があるとメ
モリテストプログラムを実行することができない、とい
う問題がある。Furthermore, the method of testing with a memory test program requires that a microprocessor operate at least, and there is a problem that a memory test program cannot be executed if there is a connection failure of a memory module.
【0010】本発明は上述の点を考慮してなされたもの
で、メモリ制御回路とメモリモジュールソケットとの間
の接続を確実に検査できる接続試験用モジュールを提供
することを目的とする。The present invention has been made in view of the above points, and has as its object to provide a connection test module capable of reliably testing the connection between a memory control circuit and a memory module socket.
【0011】[0011]
【課題解決のための手段】上記目的達成のため、本発明
では、請求項1記載の、規格にしたがって製造された半
導体メモリモジュールと同様の構造を有し、データ入力
端子、アドレス入力端子および電源端子を有する複数の
ピンと、これらピンにおける前記電源端子を除く各入力
端子に、予め定められたデータパターンにしたがった信
号を生じるように接続された回路とをそなえた試験用モ
ジュール、請求項2記載の、請求項1記載の試験用モジ
ュールにおける前記モジュールは、この前記電源端子を
除く各入力端子に、予め定められたデータパターンにし
たがった信号を生じるための複数の切換接点を持ったス
イッチと、このスイッチに接続された回路とを有する試
験用モジュール、請求項3記載の、請求項1記載の試験
用モジュールにおける制御信号が与えられる制御端子
と、前記電源端子を除く各入力端子の少なくとも一部に
接続され、制御信号に応じて異なる状態の信号を与える
状態切換要素とをそなえた試験用モジュール、および請
求項4記載の、請求項1記載の試験用モジュールにおけ
るバウンダリスキャン用信号が与えられるバウンダリス
キャン用端子と、このバウンダリスキャン用端子および
前記電源端子を除く各入力端子に接続され、前記バウン
ダリスキャン用信号に応じた信号を前記電源端子を除く
各入力端子に生じる点検用回路とをそなえた試験用モジ
ュール、を提供する。In order to achieve the above object, according to the present invention, a data input terminal, an address input terminal and a power supply have a structure similar to that of a semiconductor memory module manufactured according to a standard according to claim 1. 3. A test module, comprising: a plurality of pins having terminals; and a circuit connected to each input terminal of the pins except for the power supply terminal so as to generate a signal according to a predetermined data pattern. The module in the test module according to claim 1, wherein each of the input terminals except the power supply terminal has a plurality of switching contacts for generating a signal according to a predetermined data pattern, A test module having a circuit connected to the switch and the test module according to claim 1 or 2. A test terminal having a control terminal to which a control signal is supplied, and a state switching element connected to at least a part of each of the input terminals except the power supply terminal and supplying a signal in a different state according to the control signal. 5. The boundary scan signal to which the boundary scan signal is applied in the test module according to claim 4, and the boundary scan signal which is connected to each of the input terminals except for the boundary scan terminal and the power supply terminal. A test module including a check circuit that generates a signal corresponding to each of the input terminals except for the power supply terminal.
【0012】[0012]
(実施例の構成)図1は、本発明の第1の実施例を示し
たものである。この図1において、試験用モジュール1
01は、基板とソケットとの接続関係を検査するため
に、本来実装されるべき半導体メモリモジュールに代わ
って基板に接続されるものである。そして、このモジュ
ールは20ピン構成であって、電源端子Vccと接地端
子GNDに接続されたプルアップ抵抗R1およびプルダ
ウン抵抗R2により、端子OE,WE,CAS,RA
S,A0−A5,D0−D7が1つ置きにハイ、ローを
繰り返すように接続されている。(Structure of Embodiment) FIG. 1 shows a first embodiment of the present invention. In FIG. 1, a test module 1
01 is connected to the substrate in place of the semiconductor memory module to be originally mounted in order to inspect the connection relationship between the substrate and the socket. This module has a 20-pin configuration. The terminals OE, WE, CAS, RA are connected by a pull-up resistor R1 and a pull-down resistor R2 connected to the power supply terminal Vcc and the ground terminal GND.
S, A0-A5, and D0-D7 are connected so as to alternately go high and low.
【0013】したがって、この試験用モジュールを実装
してメモリ制御回路(図示せず)から電源端子Vcc、
接地端子GNDを介し給電すると、端子OE,CAS,
A0,A2,…D0,D2,…がローで、端子WE,R
AS,A1,A3,…D1,D3,…がハイとなる筈で
ある。モジュールソケットが異常であり、各端子の電位
がこのようにならないときは、接続異常であることが分
かる。Therefore, the test module is mounted and a memory control circuit (not shown) supplies a power supply terminal Vcc,
When power is supplied via the ground terminal GND, the terminals OE, CAS,
A0, A2,..., D0, D2,.
AS, A1, A3,... D1, D3,. When the module socket is abnormal and the potential of each terminal does not become like this, it is understood that the connection is abnormal.
【0014】図2は、本発明の第2の実施例を示したも
のである。この図2において、試験用モジュール201
は、端子OEおよびWEが接続されておらず、図1の試
験用モジュールの構成に加えて切替スイッチ202を有
する。この切替スイッチ202は、図2の場合では8ビ
ットのDIPスイッチを用いて構成されており、このス
イッチ202の切替操作により各端子OE,WE,CA
S,RAS,A0−A5,D0−D7の電位をハイ、ロ
ー何れにもできる点が、図1に示した第1の実施例と異
なる。FIG. 2 shows a second embodiment of the present invention. In FIG. 2, the test module 201
Has a changeover switch 202 in addition to the configuration of the test module of FIG. 1 in which the terminals OE and WE are not connected. The changeover switch 202 is configured using an 8-bit DIP switch in the case of FIG. 2, and the terminals OE, WE, CA
The difference from the first embodiment shown in FIG. 1 is that the potentials of S, RAS, A0-A5 and D0-D7 can be either high or low.
【0015】図2の状態では、どこにも接続されていな
い端子OEおよびWEを除き、端子CAS,A0,A
2,…D0,D2,…がハイで、端子RAS,A1,A
3,…D1,D3,…がローとなっている。DIPスイ
ッチ202を切替操作することにより、これら各端子の
電位をハイ、ロー反転することもできるし、全端子をハ
イ、ロー何れかの同一電位とすることもできる。In the state shown in FIG. 2, the terminals CAS, A0, A
, D0, D2,... Are high and terminals RAS, A1, A
3,... D1, D3,. By switching the DIP switch 202, the potential of each terminal can be inverted between high and low, and all terminals can be set to the same potential, either high or low.
【0016】図3は、本発明の第3の実施例を示したも
のである。この図3において、試験用モジュール301
は、組み合わせ回路すなわち入、出力信号が対応関係に
あるように構成された回路302を設け、この組み合わ
せ回路302の入力端子INを試験用モジュールの端子
OE,WE,CAS,RAS,A0−A5に接続し、組
み合わせ回路302の出力端子0に3状態ドライバ30
3を介して試験用モジュールの端子D0−D7を接続し
ている。そして、3状態ドライバ303を操作するため
に操作端子304が設けられている。FIG. 3 shows a third embodiment of the present invention. In FIG. 3, the test module 301
Is provided with a combinational circuit, that is, a circuit 302 configured so that input and output signals are in correspondence with each other. The input terminal IN of the combinational circuit 302 is connected to the terminals OE, WE, CAS, RAS, and A0-A5 of the test module. And the three-state driver 30 is connected to the output terminal 0 of the combinational circuit 302.
3, terminals D0 to D7 of the test module are connected. An operation terminal 304 is provided for operating the three-state driver 303.
【0017】なお、組み合わせ回路302、3状態ドラ
イバ303を経ずに、少なくとも一部の入、出力端子間
が接続されていてもよい。At least some of the input and output terminals may be connected without passing through the combinational circuit 302 and the three-state driver 303.
【0018】3状態ドライバ303は、操作端子304
からの信号によって状態切替の制御が行われるもので、
操作端子304がハイで3状態ドライバ303をイネー
ブルにして論理演算結果をデータ端子に出力する。The three-state driver 303 includes an operation terminal 304
The state switching is controlled by a signal from
When the operation terminal 304 is high, the three-state driver 303 is enabled and the result of the logical operation is output to the data terminal.
【0019】図4は、本発明の第4の実施例を示したも
のである。この図4において、試験用モジュール401
は、たとえばSN74BCT8374として知られる、
バウンダリコントロール可能なメモリ402を3個用い
ている。このメモリ402の内部構成は図5に示す通り
であり、端子としてCLK,OC,DI−D8,Q1−
Q8、バウンダリコントロール端子としてTDI,TD
O,TCK,TMSを有する。そして、全ての端子をバ
ウンダリコントロールすることができる。FIG. 4 shows a fourth embodiment of the present invention. In FIG. 4, a test module 401
Is known, for example, as SN74BCT8374.
Three memories 402 that can perform boundary control are used. The internal configuration of the memory 402 is as shown in FIG. 5, and the terminals CLK, OC, DI-D8, Q1-
Q8, TDI, TD as boundary control terminal
It has O, TCK, and TMS. Then, all the terminals can be boundary-controlled.
【0020】そして、基板401には、バウンダリコン
トロール端子としてTDO,TDI,TCK,TMS,
TRESが設けられており、これらの端子が各メモリ4
02に接続されている。ただし、バウンダリコントロー
ル端子TRESは省略可能であり、図示の場合はメモリ
として端子TRESに接続することを要しないものを用
いたため、端子TRESには接続されていない。On the substrate 401, TDO, TDI, TCK, TMS,
TRES are provided, and these terminals are connected to each memory 4
02. However, the boundary control terminal TRES can be omitted, and in the case shown in the figure, a memory that does not need to be connected to the terminal TRES is used, so that it is not connected to the terminal TRES.
【0021】ここで、端子TMS,TCKは全てのメモ
リ402に共通に接続し、端子TDIは3個のメモリ中
の1番目のものに、端子TDOは3番目のものに接続さ
れている。これにより、メモリ402の入力ピンと出力
ピンとが接続され、その信号を全てのアドレス、コント
ロールおよびデータピンに各別に接続している。そし
て、メモリ402同士はバウンダリスキャン信号でチェ
ーンしている。 (実施例を用いた検査)図6は、図1および図2に示し
た第1および第2の実施例の検査につき説明する。この
図6では、図1における検査モジュール101、図2に
おける検査モジュール201を代表する検査モジュール
として符号501によって表している。この検査モジュ
ール501は、信号線510によりメモリ制御回路50
2に接続され、さらにこのメモリ制御回路502を経て
バウンダリテスタ503に接続されている。したがっ
て、バウンダリスキャンテスタ503により検査モジュ
ール501のバウンダリスキャン制御が可能である。Here, the terminals TMS and TCK are commonly connected to all the memories 402, the terminal TDI is connected to the first one of the three memories, and the terminal TDO is connected to the third one. As a result, the input pins and the output pins of the memory 402 are connected, and the signals are individually connected to all the address, control and data pins. The memories 402 are chained by the boundary scan signal. (Inspection Using Embodiment) FIG. 6 explains the inspection of the first and second embodiments shown in FIG. 1 and FIG. In FIG. 6, a test module 501 is represented as a test module that represents the test module 101 in FIG. 1 and the test module 201 in FIG. The inspection module 501 is connected to the memory control circuit 50 by a signal line 510.
2 and further connected to a boundary tester 503 via the memory control circuit 502. Therefore, boundary scan control of the inspection module 501 can be performed by the boundary scan tester 503.
【0022】いま信号線510を試験するとした場合、
バウンダリスキャンテスタ503は検査モジュール50
1が上記4種のうちの何れであるかに応じ、予め設定さ
れた回路構成とみなして試験する。すなわち、検査モジ
ュール501が第1ないし第4の実施例の何れであるか
によって信号線510に現れる信号が異なったものにな
る。これを利用して検査モジュールの判別を行う。If the signal line 510 is to be tested now,
The boundary scan tester 503 includes the inspection module 50
According to which one of the above-mentioned four types, 1 is considered as a preset circuit configuration, and a test is performed. That is, the signal appearing on the signal line 510 differs depending on which of the first to fourth embodiments the inspection module 501 is. The inspection module is determined using this.
【0023】まず検査モジュール501が第1の実施例
における検査モジュール101であるときは、各端子に
は1つ置きにプルアップ、プルダウンされた信号が入力
されるものとして検査動作を行う。そして、異なるデー
タパターンを持つ検査モジュールを複数用意しておき、
各検査モジュールごとに検査を行う。これにより、メモ
リ制御回路502には、検査モジュール101を経た信
号が戻ってくるから、この戻ってきた信号によって検査
を行う。この結果、メモリ制御回路502がバウンダリ
スキャン機能を持たず、スキャンチェーンに含まれてい
ない場合でもその端子の接続状態については検査するこ
とができる。First, when the inspection module 501 is the inspection module 101 in the first embodiment, the inspection operation is performed on the assumption that every other terminal receives a pull-up or pull-down signal. Then, prepare multiple inspection modules with different data patterns,
An inspection is performed for each inspection module. As a result, the signal passed through the test module 101 returns to the memory control circuit 502, and the test is performed based on the returned signal. As a result, even when the memory control circuit 502 does not have the boundary scan function and is not included in the scan chain, the connection state of the terminal can be inspected.
【0024】また、検査モジュール501が第2の実施
例における検査モジュール201であるときは、検査モ
ジュール201に内蔵されたスイッチ202の設定内容
に応じた信号が信号線510に現れる。When the test module 501 is the test module 201 in the second embodiment, a signal corresponding to the setting of the switch 202 built in the test module 201 appears on the signal line 510.
【0025】そこで、スイッチ201を複数通りの状態
に設定して各種のデータパターンで試験を実施する。こ
の結果、メモリ制御回路502がバウンダリスキャン機
能を持たなくても検査を行うことができる。Therefore, the switch 201 is set in a plurality of states, and a test is performed with various data patterns. As a result, the inspection can be performed without the memory control circuit 502 having the boundary scan function.
【0026】図7は、検査モジュール501が第3の実
施例における検査モジュール301であるときの接続状
況を示したものである。この場合、バウンダリスキャン
テスタ503は、スキャン信号を制御して操作端子30
4に「1」を与える。検査モジュール301は、入出力
が対応関係にある組み合わせ回路で演算してデータ出力
端子に出力を生じる。この信号がバウンダリスキャン回
路502に取り込まれ、バウンダリスキャン信号を介し
てバウンダリスキャンテスタ503に入力されて正しい
結果が得られたか否かが検査される。そして、検査信号
を種々変えることにより、検査モジュール301に関す
る信号を検査することができる。FIG. 7 shows a connection state when the inspection module 501 is the inspection module 301 in the third embodiment. In this case, the boundary scan tester 503 controls the scan signal and
4 is given "1". The inspection module 301 performs an operation using a combinational circuit whose input and output are in correspondence, and generates an output at a data output terminal. This signal is taken into the boundary scan circuit 502 and input to the boundary scan tester 503 via the boundary scan signal to check whether a correct result has been obtained. Then, by variously changing the inspection signal, the signal relating to the inspection module 301 can be inspected.
【0027】図8は、検査モジュール501が第4の実
施例における検査モジュール401であるときの接続状
況を示したものである。この場合は、バウンダリスキャ
ン信号によって検査モジュールの各端子に信号の設定を
行い、また読み出しを行う。この場合、検査モジュール
401は、バウンダリスキャンテスタ503によって、
内蔵するメモリ402が信号線510に接続されてお
り、しかもバウンダリスキャン信号によりチェーンされ
ている回路として認識される。そして、この認識結果に
応じて、バウンダリスキャン回路から信号線510を介
して検査モジュール401上のメモリ402に検査信号
を出力し、検査モジュール401から取り込む。検査信
号は、検査モジュール401から出力してバウンダリス
キャン回路502から取り込んでもよい。FIG. 8 shows a connection state when the inspection module 501 is the inspection module 401 in the fourth embodiment. In this case, a signal is set to each terminal of the inspection module by a boundary scan signal, and reading is performed. In this case, the inspection module 401 uses the boundary scan tester 503 to
The built-in memory 402 is connected to the signal line 510 and is recognized as a circuit chained by the boundary scan signal. Then, in response to the recognition result, a test signal is output from the boundary scan circuit to the memory 402 on the test module 401 via the signal line 510 and is fetched from the test module 401. The inspection signal may be output from the inspection module 401 and taken in from the boundary scan circuit 502.
【0028】検査結果は、バウンダリスキャン回路に取
り込まれ、バウンダリスキャン信号を介してバウンダリ
スキャンテスタ503に入力され、正しい結果かどうか
検査される。検査信号を種々変えることにより、メモリ
コントローラ502と検査モジュール401との間で授
受される信号の伝達状況が検査される。(他の適用例)
本発明は、CPUモジュール、オプションカードモジュ
ールにも適用できるし、PCMCIAカードなどにも適
用することができる。The inspection result is taken into the boundary scan circuit, and is input to the boundary scan tester 503 via a boundary scan signal, and is inspected for a correct result. By changing the inspection signal in various ways, the transmission status of the signal transmitted and received between the memory controller 502 and the inspection module 401 is inspected. (Other application examples)
The present invention can be applied to a CPU module and an option card module, and can also be applied to a PCMCIA card and the like.
【0029】[0029]
【発明の効果】本発明は上述のように、メモリモジュー
ルの代わりに実装してメモリ制御回路とメモリモジュー
ルソケットとの間の接続を確実に検査することができ
る。As described above, the present invention can be mounted in place of the memory module to reliably check the connection between the memory control circuit and the memory module socket.
【0030】まず請求項1記載の試験用モジュールによ
れば、予め定められたデータパターンにしたがった信号
を生じるように接続されているため、画一的な入出力関
係による検査に適している。According to the first aspect of the present invention, the test module is connected so as to generate a signal according to a predetermined data pattern, so that it is suitable for a test based on a uniform input / output relationship.
【0031】また請求項2記載の試験用モジュールによ
れば、複数の切替スイッチの操作によりデータパターン
を変更して検査を行うことができる。According to the test module of the second aspect, the inspection can be performed by changing the data pattern by operating a plurality of changeover switches.
【0032】また請求項3記載の試験用モジュールによ
れば、状態制御信号に応じて異なる状態の信号を与える
ことができる。According to the test module of the third aspect, signals in different states can be given according to the state control signal.
【0033】さらに請求項4記載の試験用モジュールに
よれば、バウンダリスキャン用信号によって試験を行う
ことができる。Further, according to the test module of the fourth aspect, the test can be performed by the boundary scan signal.
【図1】本発明の第1の実施例を示す接続図。FIG. 1 is a connection diagram showing a first embodiment of the present invention.
【図2】本発明の第2の実施例を示す接続図。FIG. 2 is a connection diagram showing a second embodiment of the present invention.
【図3】本発明の第3の実施例を示す接続図。FIG. 3 is a connection diagram showing a third embodiment of the present invention.
【図4】本発明の第4の実施例を示す接続図。FIG. 4 is a connection diagram showing a fourth embodiment of the present invention.
【図5】図4の実施例に用いるメモリの内部構成を示す
ブロック線図。FIG. 5 is a block diagram showing an internal configuration of a memory used in the embodiment of FIG. 4;
【図6】図1および図2に示す実施例を検査するための
各要素間接続を示す図。FIG. 6 is a diagram showing connections between elements for inspecting the embodiment shown in FIGS. 1 and 2;
【図7】図3に示す実施例を検査するための各要素間接
続を示す図。FIG. 7 is a diagram showing connections between elements for inspecting the embodiment shown in FIG. 3;
【図8】図4に示す実施例を検査するための各要素間接
続を示す図。FIG. 8 is a diagram showing connections between elements for inspecting the embodiment shown in FIG. 4;
101 検査モジュール 201 検査モジュール 202 切替スイッチ 301 検査モジュール 302 組み合わせ回路 303 3状態ドライバ 304 操作端子 401 検査モジュール 402 ダイナミックRAM 502 メモリコントローラ 503 バウンダリスキャンテスタ Reference Signs List 101 Inspection module 201 Inspection module 202 Changeover switch 301 Inspection module 302 Combination circuit 303 3-state driver 304 Operation terminal 401 Inspection module 402 Dynamic RAM 502 Memory controller 503 Boundary scan tester
Claims (4)
モジュールと同様の構造を有し、データ入力端子、アド
レス入力端子および電源端子を有する複数のピンと、 これらピンにおける前記電源端子を除く各入力端子に、
予め定められたデータパターンにしたがった信号を生じ
るように接続された回路とをそなえた試験用モジュー
ル。A plurality of pins having a data input terminal, an address input terminal, and a power supply terminal; and a plurality of input terminals excluding the power supply terminal. ,
A test module including a circuit connected to generate a signal according to a predetermined data pattern.
て、 前記モジュールは、前記電源端子を除く各入力端子に接
続され、予め定められたデータパターンにしたがった信
号を生じるための複数の切換接点を持ったスイッチと、 このスイッチに接続された回路とをそなえた試験用モジ
ュール。2. The test module according to claim 1, wherein the module is connected to each input terminal except the power terminal, and has a plurality of switching contacts for generating a signal according to a predetermined data pattern. A test module with a switch and a circuit connected to the switch.
て、 制御信号が与えられる制御端子と、 前記電源端子を除く各入力端子の少なくとも一部に接続
され、制御信号に応じて異なる状態の信号を与える状態
切換要素とをそなえた試験用モジュール。3. The test module according to claim 1, wherein a control terminal to which a control signal is supplied, and a signal which is connected to at least a part of each input terminal except the power supply terminal and has a different state according to the control signal. A test module with a given state switching element.
て、 バウンダリスキャン用信号が与えられるバウンダリスキ
ャン用端子と、 このバウンダリスキャン用端子および前記電源端子を除
く各入力端子に接続され、前記バウンダリスキャン用信
号に応じた信号を前記電源端子を除く各入力端子に生じ
る点検用回路とをそなえた試験用モジュール。4. A test module according to claim 1, wherein said boundary scan terminal is supplied with a boundary scan signal, and said boundary scan terminal is connected to each of said input terminals except for said boundary scan terminal and said power supply terminal. A test module including a check circuit that generates a signal corresponding to a signal at each input terminal except the power supply terminal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9213699A JPH1152025A (en) | 1997-08-07 | 1997-08-07 | Vodule for memory module connection test |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9213699A JPH1152025A (en) | 1997-08-07 | 1997-08-07 | Vodule for memory module connection test |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1152025A true JPH1152025A (en) | 1999-02-26 |
Family
ID=16643537
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9213699A Pending JPH1152025A (en) | 1997-08-07 | 1997-08-07 | Vodule for memory module connection test |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1152025A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7970569B2 (en) | 2006-10-31 | 2011-06-28 | Fujitsu Limited | Apparatus and method for connection test on printed circuit board |
-
1997
- 1997-08-07 JP JP9213699A patent/JPH1152025A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7970569B2 (en) | 2006-10-31 | 2011-06-28 | Fujitsu Limited | Apparatus and method for connection test on printed circuit board |
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