JPH11511633A - Crossbar switch that reduces voltage swing and does not cause a data path due to internal blocking, and method thereof - Google Patents

Crossbar switch that reduces voltage swing and does not cause a data path due to internal blocking, and method thereof

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JPH11511633A JP9530405A JP53040597A JPH11511633A JP H11511633 A JPH11511633 A JP H11511633A JP 9530405 A JP9530405 A JP 9530405A JP 53040597 A JP53040597 A JP 53040597A JP H11511633 A JPH11511633 A JP H11511633A
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Abstract

(57)【要約】 スイッチを介して、１つの発信元データポートから１つまたは２つ以上のあて先データポートへ１つのデータパケットを転送するためのスイッチシステムおよび方法。このようなシステムは、発信元入力バッファと、第１および第２の発信元入力パスと、第１および第２の出力パスと、少なくとも１つのクロスポイント回路とを備える。発信元入力バッファは、第１および第２のデータセクションを有する。第１および第２のデータセクションは、それぞれ、第１および第２の入力パスに接続される。第１および第２の入力パスは、クロスポイント回路を介して、各々のインタセクションにて第１および第２の出力パスと結合する。上記の方法は、入力バッファ内の複数のデータセクションへ複数のデータパケットをロードするステップと、各々のデータセクションに対し専用の入力パスを通して各々のデータパケットを転送するステップと、上記専用の入力パスを通して各々のデータパケットを伝送するステップと、電圧差に基づいて入力パスから出力パスへデータを切り替えるステップとを有する。上記スイッチシステムにおけるクロスポイント回路は、第１および第２の低減電圧スイングラインと、各々のデータ入力パスに対する第１および第２のトランジスタ回路と、１つのデータポートに対応するセンス増幅器とを備える。第１の低減電圧スイングラインは、第１のトランジスタ回路に接続されると共に、第２の低減電圧スイングラインは、第２のトランジスタ回路に接続される。さらに、第１および第２の低減電圧スイングラインのいずれも、センス増幅器に接続される。上記クロスポイント回路からなるユニットを動作させる方法は、第１および第２の低減電圧スイングラインを予め定められた電圧まで充電するステップと、第１の低減電圧スイングラインから上記電圧を放電するステップと、上記第２の低減電圧スイングラインにおける上記電圧を保持するステップと、センス増幅器にてクロック信号を受信するステップと、第１および第２の低減電圧スイングライン間の電圧差に基づいて出力信号を生成するステップとを有する。 (57) Abstract: A switch system and method for transferring a data packet from a source data port to one or more destination data ports via a switch. Such a system includes a source input buffer, first and second source input paths, first and second output paths, and at least one crosspoint circuit. The source input buffer has first and second data sections. The first and second data sections are connected to first and second input paths, respectively. The first and second input paths are coupled to the first and second output paths at each intersection via a crosspoint circuit. The method comprises the steps of loading a plurality of data packets into a plurality of data sections in an input buffer, transferring each data packet through a dedicated input path for each data section; Transmitting each data packet through the network and switching data from an input path to an output path based on the voltage difference. The cross point circuit in the switch system includes first and second reduced voltage swing lines, first and second transistor circuits for each data input path, and a sense amplifier corresponding to one data port. The first reduced voltage swing line is connected to a first transistor circuit, and the second reduced voltage swing line is connected to a second transistor circuit. Further, both the first and second reduced voltage swing lines are connected to a sense amplifier. A method of operating the unit including the cross point circuit includes charging a first and a second reduced voltage swing line to a predetermined voltage, and discharging the voltage from the first reduced voltage swing line. Holding the voltage in the second reduced voltage swing line, receiving a clock signal in a sense amplifier, and outputting an output signal based on a voltage difference between the first and second reduced voltage swing lines. Generating.

Description

【発明の詳細な説明】 電圧のスイングを少なくし、かつ、内部ブロッキングによるデータパスを生じさ せないクロスバースイッチおよびその方法関連出願の相互参照 本願発明の主題は、下記に掲げる出願の主題と関連している。 出願番号 、弁護士用ドケット番号２２６８、“非同期パケット交換 ”の名称で、Ｔｈｏｍａｓ Ｍ．Ｗｉｃｋｉ，Ｐａｔｒｉｃｋ Ｊ．Ｈｅｌｌａ ｎｄ， Ｔａｋｅｓｈｉ Ｓｈｉｍｉｚｕ，Ｗｏｌｆ−Ｄｉｅｔｒｉｃｈ Ｗｅ ｂｅｒおよびＷｉｎｆｒｉｅｄ Ｗ．Ｗｉｌｃｋｅによって１９９６年２月２２ 日に出願、 出願番号 、弁護士用ドケット番号２２６９、“ダイナミックなネッ トワーク・トポロジー探査のシステムおよび方法”の名称で、Ｔｈｏｍａｓ Ｍ ．Ｗｉｃｋｉ，Ｐａｔｒｉｃｋ Ｊ．Ｈｅｌｌａｎｄ，Ｗｏｌｆ−Ｄｉｅｔｒｉ ｃｈ ＷｅｂｅｒおよびＷｉｎｆｒｉｅｄ Ｗ．Ｗｉｌｃｋｅによって１９９６ 年２月２２日に出願、 出願番号 、弁護士用ドケット番号２２７０、“低い待ち時間，高い クロック周波数 プレジオ非同期 パケットベース クロスバー・スイッチング ・チップ・システムおよび方法”の名称で、Ｔｈｏｍａｓ Ｍ．Ｗｉｃｋｉ，Ｊ ｅｆｆｒｅｙ Ｄ．Ｌａｒｓｏｎ，Ａｌｂｅｒｔ ＭｕおよびＲａｇｈｕ Ｓａ ｓｔｒｙによって１９９６年２月２２日に出願、 出願番号 、弁護士用ドケット番号２２７１、“パケットスイッチン グネットワーク内のルーチングデバイス出力アクセス用調整方法および装置”の 名称で、Ｊｅｆｆｒｅｙ Ｄ．Ｌａｒｓ ｏｎ，Ａｌｂｅｒｔ ＭｕおよびＴｈｏｍａｓ Ｍ．Ｗｉｃｋｉによって１９９ ６年２月２２日に出願、 出願番号 、弁護士用ドケット番号２２７４、“フロー制御プロトコ ル・システムおよび方法”の名称で、Ｔｈｏｍａｓ Ｍ．Ｗｉｃｋｉ，Ｐａｔｒ ｉｃｋ Ｊ．Ｈｅｌｌａｎｄ，Ｊｅｆｆｒｅｙ Ｄ．Ｌａｒｓｏｎ，Ａｌｂｅｒ ｔ Ｍｕ，Ｒａｇｈｕ ＳａｓｔｒｙおよびＲｉｃｈａｒｄ Ｌ．Ｓｃｈｏｂｅ ｒ，Ｊｒ．によって１９９６年２月２２日に出願、 出願番号 、弁護士用ドケット番号２２７５、“相互接続の障害検出 およびその位置特定方法および装置”の名称で、Ｒａｇｈｕ Ｓａｓｔｒｙ，Ｊ ｅｆｆｒｅｙ Ｄ．Ｌａｒｓｏｎ，Ａｌｂｅｒｔ Ｍｕ，Ｊｏｈｎ Ｒ．Ｓｌｉ ｃｅ，Ｒｉｃｈａｒｄ Ｌ．Ｓｃｈｏｂｅｒ，Ｊｒ．およびＴｈｏｍａｓ Ｍ． Ｗｉｃｋｉによって１９９６年２月２２日に出願、 出願番号 、弁護士用ドケット番号２２７７、“多重ワード通信にお けるエラー検出方法および装置”の名称で、Ｔｈｏｍａｓ Ｍ．Ｗｉｃｋｉ，Ｐ ａｔｒｉｃｋ Ｊ．ＨｅｌｌａｎｄおよびＴａｋｅｓｈｉ Ｓｈｉｍｉｚｕによ って１９９６年２月２２日に出願、 出願番号 、弁護士用ドケット番号２２７８、“正のソース帰還をそ なえたクロック動作されるセンス増幅器”の名称で、Ａｌｂｅｒｔ Ｍｕによっ て１９９６年２月２２日に出願、 参考として、上記の出願の全てを本願発明の全体に亘って取り入れている。 発明の背景技術分野 本発明は、概していえば、電子ルーチングシステム（Routing System）の分野 に関し、特に、複数のデータポート間のデータパケットの経路を選択するための スイッチシステムおよび方法に関するものである。関連技術の説明 クロスバースイッチシステムは、一揃いの信号ライン中の１ビット信号ライン と、上記一揃いの信号ラインに対し完全に直交する方向に配置された他の一揃い の信号ラインとの間で接続を行うためのリレーにより動作するデバイス、または 、それと同等のものである。代表的なチップの中で、クロスバースイッチは、１ つのデータポートから他のデータポートへのデータの経路を選択するために使用 される。伝統的なセルベース（Cell-Base ）のフルロジックスイング式（Full L ogic Swing）クロスバースイッチは、多数のスイッチングエレメントを有してい る。これらのスイッチングエレメントは、同スイッチングエレメントのキャパシ タンスや、金属の抵抗およびキャパシタンスのために、長時間の時間遅れや消費 電力の増大を生じさせる原因となる。一般的にいって、従来のシステムでは、単 一のデータラインに沿って、１つの送信データポートから同送信データポートに 関連する入力バッファへ伝送され、次に、１つのクロスバースイッチの入力へ伝 送され、その次に、このクロスバースイッチに接続される１つの第２のデータラ インが接続すべき１つのインタセクション（Intersection）へ伝送され、そのま た次に、上記クロスバースイッチの出力へ伝送され、最終的に、受信データポー トへ伝送されるようなデータを移動させることによって、データの経路を選択し ていた。 代表的な従来のシステムにおいて、クロスバースイッチシステムは、６つの両 方向性のデータラインを有している。このような構成 では、説明を簡単にするために１から６の番号が付されたデータポートの各々に 対し、ただ１つのデータラインが存在するようになっている。各々のデータポー トは、データバッファを備えている。さらに、このような各々のデータバッファ は、各々がデータのパケットの部分を保持するような複数のブロックユニットを 含む。代表的に、各々のデータバッファには、６つ〜８つのブロックユニットが 存在する。各々のデータバッファは、特定のデータポートに関連するデータライ ンに接続される。クロスバースイッチ内では、各々のデータラインが、一つのイ ンタセクションにおいて他のデータラインに接続される。代表的に、データライ ン１、２および３は水平方向に位置しており、また一方で、データライン４、５ および６は、垂直方向に位置している。このような構成により、上記ラインは、 グリッド、または、直交して配置される複数のデータラインの形状を有するよう になっている。２つのラインが交差して結合する場所は、２つのデータポートを 接続するためのインタセクション・ポイントの位置に相当する。 従来のシステムが動作しているときは、ある１つのデータポートは、同データ ポートから伝送しようとするデータのパケットでもって、同データポートに関連 するバッファをロードする。この場合、複数のブロック内のデータのプライオリ ティ（Priority）に関する情報や、どの出力ポート上に上記データを伝送すべき かに関する情報もまた、上記データのパケットと一緒にバッファをロードするよ うになっている。さらに、複数のブロックユニットがデータラインを越えてクロ スバースイッチへ伝送される順序を決定するために、あるアービトレーション（ Arbitration ）プロセスが使用される。さらにまた、出力端における第２のアー ビトレーションプロセスが、複数のデータブロックからのデータを受信するため にあて先デー タポートが利用できるか否かを決定する。従来のシステムにおいて、上記２種の アービトレーションプロセスは、データ伝送のプライオリティを提供するために 考え出されたものである。 一度、データの一つのブロックが、送信データラインおよび受信データライン の両方に対し首尾よくアクセスを得たときには、上記データは、クロスバースイ ッチへ伝送され、さらに、あて先データポートへ伝送される。このようなデータ の伝送は、送信ラインから、同送信ラインおよび受信ラインからなる２つのライ ンが結合するインタセクション・ポイントにあるような上記受信ラインへ切り替 えることによって行われる。同じように、他のデータポートも、前述と同様の動 作を遂行することが可能である。このような動作においては、上記データポート のバッファから、同データポートのデータラインに沿ってクロスバースイッチへ データが伝送され、さらに、あて先ポートに接続されたデータラインが送信デー タラインに接続されるような交点の位置へ上記データが伝送され、最終的に、あ て先データポートへ上記データが伝送される。 次の複数の例は、従来のシステムの動作を示すものである。第１の例として、 データポート１が、同データポートの複数のデータパケットをデータポート６へ 伝送しようとする場合を考える。データポート１は、例えば、８つのブロックへ ８つのデータパケットをロードするといったように、同データポート１のバッフ ァ内の複数のブロックへ複数のデータパケットをロードする。データポート１の バッファ内の各々のデータパケットはまた、データポート６へデータを直接伝送 するためのアドレス情報と共に、低プライオリティ、中プライオリティおよび高 プライオリティといったようなプライオリティ情報を有している。上記第１の例 に係る従来のシステムの動作は、複数のブロック内の複数のデータパケットを、 データポート １を通してクロスバースイッチへ伝送する際の順序を決定するための第１のアー ビトレーションプロセスを使用することによって開始する。さらに、第２のアー ビトレーションプロセスは、上記データパケットを受信するためにデータポート ６が利用できるか否かを決定する。 これらのアービトレーションプロセスが一旦完了し、１つのデータブロックが 、データライン１およびデータライン６の両方に対しアクセスを得たときには、 このデータブロックからのデータパケットは、データライン１を通してクロスバ ースイッチへ伝送され、さらに、データライン１がデータライン６と結合するイ ンタセクション・ポイントへ伝送され、最終的に、データポート６へ伝送される 。このようなアプローチにおける問題は、データパケットの伝送が開始する前に データパケットを整理し整頓する際に、システムの時間および資源（Resources ）が消費されるために、上記２つのアービトレーションプロセスによりシステム 性能が低下するという点にある。さらに、従来のシステムにおいては、内部ブロ ッキング（Internal Blocking ）が抑制されない。このような内部ブロッキング は、ある特定のデータポートをあて先とするデータパケットが、他のデータパケ ットが当該データポートへ伝送されているために、当該データポートには伝送さ れ得ないという従来のシステムの典型的な問題である。 第２の例として、データポート１およびデータポート３の両方が、それぞれの データパケットをデータポート６へ伝送しようとする場合を考える。このような データパケットの伝送を遂行する場合、各々の発信元データポート自身のデータ バッファにおけるデータブロック内の複数のデータパケットを、上記発信元デー タポートに対応するデータラインを通してクロスバースイッチへ伝送する際の順 序を決定するために、上記の各々の発信元データポートは、第１のアービトレー ションプロセスによる処理を受ける。第２のアービトレーションプロセスはまた 、上記データパケットを受信するためにデータポート６が利用できるか否かを決 定するために使用される。もし、データポート６が利用できるのであれば、上記 第２のアービトレーションプロセスは、どこから上記データパケットを受信する ことができるか、すなわち、データポート１のバッファ、またはデータポート３ のバッファのいずれから上記データパケットを受信することができるかを決定す るために使用される。上記の２つのアービトレーショプロセスが完了した後は、 これらのアービトレーショプロセスにて勝利した１つのデータブロックが、同デ ータブロックのデータラインを介してクロスバースイッチへ伝送され、さらに、 データライン６へ伝送され、最終的にデータポート６へ伝送される動作を開始す る。また一方で、データポート１およびデータポート３内の残りの全てのデータ ブロックは、伝送されるまで待たなければならない。ここで繰り返しいえば、こ のようなアプローチにおける問題は、上記の２つのアービトレーションプロセス が、莫大なシステムの時間および資源を必要とする結果として、データの経路を 選択する際の総合的なシステム性能が低下する点にある。 第３の例として、データポート１が、１つのデータパケットをデータポート６ へ伝送しようとする場合を考える。この第３の例においては、データポート１は 、第１のアービトレーションプロセスによる処理を既に受けており、上記データ ポート１のデータ入力バッファからデータポート６へのデータパケットの伝送を 開始している。これに続いて、データポート３が、このデータポート３のデータ 入力バッファ内のデータブロックから同データポート３のデータパケットを伝送 しようとする。これと同時に、上記データポート３は 、データポート６をあて先とする幾つかのブロックからデータパケットを伝送し ようとし、かつ、データポート５をあて先とする他のブロックからデータパケッ トを伝送しようとする。さらに、データポート６へ伝送されるべきデータパケッ トを保持するデータブロックは、高プライオリティとして規定され、また一方で 、データポート５へ伝送されるべきデータパケットを保持するデータブロックは 、中プライオリティとして規定されている。 データポート３のデータパケットに対し第１のアービトレーションプロセスが 遂行されている間は、データポート６をあて先とするデータブロック内のデータ パケットは、データライン３を横切る伝送に関するプライオリティを基準として 整理される。しかしながら、第２のアービトレーションプロセスは、データポー ト６への伝送を許可しないであろう。この理由として、データポート６が、デー タポート１からデータを受信するために使用中の状態になっているために、他の データ伝送を受け付けることができないことが挙げられる。さらに、データポー ト５をあて先とするデータブロック内のデータもまた、伝送することができない 。この理由として、上記データポート５をあて先とするデータブロック内のデー タが、第１のアービトレーションプロセスにて、データラインを通してデータポ ート６へ伝送されるのを待っていられるという高プライオティのブロックを獲得 できなかったことが挙げられる。データポート６をあて先とするデータブロック 内のデータパケットは、第１のアービトレーションプロセスにて勝利を収めたこ とにより、上記データパケットの伝送が完了するまで、データライン３のプライ オティとコントロールを付与されている。 前述のような従来のシステムに関連する問題は、内部ブロッキングの他の例で ある。内部ブロッキングはまた、同じプライオリティ を有する多重のデータパケットが同一のデータ入力バッファ内に存在する場合に 発生する。より低いプライオリティの複数のデータブロックを強制的にアイドル 状態のままにし、かつ、より高いプライオリティのデータブロックがデータ伝送 を完了するまで強制的に待たせない限り、より高いプライオリティのデータブロ ックがデータパケットを伝送することができない場合、上記のような内部ブロッ キングは、複数のデータパケットを伝送するために比較的多くの時間を必要とす るので、システム性能を低下させることになる。 従来のクロスバースイッチシステムに関連する別の問題は、ロジック状態を切 り替えるためにフルスイング（Full-Swing）動作の実現を利用することによって 生ずる。電圧レベル信号が低下すると、スイッチをトリガするために必要とされ る正しい電圧レベルが達成されなくなるために、上記ロジック状態を切り替える ことが不可能になる。例えば、ある１つの状態を切り替えるために必要とされる 電圧が、オン状態にするためには２．５ボルト（“Ｖ”）であってオフ状態にす るためには０．８Ｖである場合、システム電圧レベルが２．３Ｖにしか到達しな いときは、スイッチはオンにならないかもしれない。従来のシステムにおける問 題は、電圧レベルが遅ればせながら２．５Ｖにまで上昇するまで、システムが状 態を切り替えるのを延期しなければならないために、より長時間のクロックサイ クルタイムを必要とする点にある。 さらに、従来のシステムにおけるフルスイングバス（Full-Swing Bus）の実現 により、チップにて比較的大きな電力が消費されるという結果が生ずる。このた めに、チップにおける性能と電力との比が減少する。 したがって、従来よりも高速でかつ効率的なデータスループットを提供し、そ れゆえに、総合的なスイッチシステム性能を向上させ るクロスバースイッチシステムが必要になる。さらに、大きな負荷がかかってい る場合や、抵抗を用いた相互接続により配線されている場合でも、従来よりも高 速でかつ効率的なスイッチング動作を可能にするスイッチデータバスが必要にな る。発明の要約 概していえば、本発明は、クロスバースイッチを使用して１つのデータポート から他のデータポートへのデータの経路を選択するように設計されたルーチング デバイス（Routing Device）内のスイッチングシステムに関する。本発明は、出 力データバスに接続されたあて先データポートにてデータを生成するためのクロ スバースイッチにおいて、発信元データポートから通ずる多重入力データバスま たは多重入力データパスを、低減スイング式（Reduced Swing ）の差動出力デー タバスに接続することによって、クロスバースイッチシステムのデータスループ ットを向上させるように設計されている。 本発明のシステムおよび方法は、総合的なシステム性能を改善するために、ス イッチングシステムにおいて従来よりも高速でかつ効率的なデータスループット の要求を満足させる。本発明のシステムは、あて先データポート入力バッファ、 第１のあて先データ入力パス、第２のあて先データ入力パス、第１のデータ出力 パス、第２のデータ出力パス、および、少なくとも１つのクロスポイント（Cros spoint）回路を備えている。さらに、あて先データポート入力パスバッファは、 第１のデータセクションおよび第２のデータセクションを有している。各々のク ロスポイント回路は、差動式の低減電圧スイング回路（Reduced Voltage Swing Circuit )である。 あて先データポート入力バッファの第１のデータセクションは、第１のデータ 入力パスに接続され、また一方で、あて先データポー ト入力バッファの第２のデータセクションは、第２のデータ入力パスに接続され る。上記の第１および第２のデータ入力パスは、複数の入力パスと複数の出力パ スとの各インタセクションに位置するクロスポイント回路を介して、第１のデー タ出力パスおよび第２のデータ出力パスにそれぞれ接続される。本発明のシステ ムは、個々のデータ入力パスを通してデータを転送するための初期のアービトレ ーションプロセスや、内部ブロッキングの問題や、過負荷のバスに起因するデー タ伝送の遅れを生ずることなく、異なるデータ出力パスに向けて各々のデータセ クション内のデータを同時に転送することができるという利点を有する。それゆ えに、本発明は、システムにおけるデータスループットを顕著に向上させること が可能になる。 本発明の方法は、複数のデータパケットまたはデータフレームの各々を入力バ ッファの複数のデータセクションへロードするステップと、各々のデータセクシ ョンに対応する入力パスを１つのスイッチに接続するステップと、このようにし て接続された入力パスを介して、各々のデータパケットをデータセクションから スイッチへ伝送するステップと、各々のデータパケットを入力パスから出力パス へ切り替えるステップとを有する。本発明の請求の範囲に係る方法は、入力バッ ファから１つのスイッチへ多重データパケットを同時に転送し、さらに、１つま たは２つ以上のあて先データポートへ上記データパケットを転送することを可能 にするものである。それゆえに、本発明の請求の範囲に係る方法は、システムに おけるデータスループットの速度および効率を増加させることにより、総合的な システム性能を改善することができる。 本発明のシステムおよび方法は、スイッチシステムを実現するための差動式の 低減電圧スイング回路、すなわち、クロスポイント回 路を備えている。このクロスポイント回路は、各々のデータ入力パスに対応する 第１のトランジスタ回路および第２のトランジスタ回路や、１つのデータポート に対応するセンス増幅器と共に、第１の低減電圧スイングラインおよび第２の低 減電圧スイングラインを有している。さらに、第１の低減電圧スイングラインは 、第１のトランジスタ回路とセンス増幅器に接続される。また一方で、第２の低 減電圧スイングラインは、第２のトランジスタ回路とセンス増幅器に接続される 。ここで、センス増幅器は、データポートに対応する出力信号を生成する。 さらに、クロスポイント回路は、バスを過負荷の状態にしてシステム性能を低 下させることなく、スイッチ内にて多重データ入力パスをバスに接続することが できるという利点を有する。さらにまた、クロスポイント回路は、特定の電圧レ ベルの代わりに、クロック信号および電圧差に基づいたデータ信号の状態の変化 を可能にする。このようなクロスポイント回路においては、コモンモード（Comm on Mode ）のノイズに影響されないことによって、従来よりも低い電圧レベルの 使用が可能になるので、システム性能を向上させることが可能になる。その上、 バス上の電圧のスイング（Swing ）が少なくなるので、チップでの電力消費が節 減される。 上記のクロスポイント回路を動作させる方法は、第１の電圧ラインおよび第２ の電圧ラインをプリセット電圧レベルまで充電するステップと、上記第１の電圧 ラインからプリセット電圧レベルを放電するステップと、上記第２の電圧ライン におけるプリセット電圧レベルを保持するステップと、センス増幅器をオン状態 に設定するために、上記センス増幅器にてクロック信号を受信するステップと、 上記第１の電圧ラインと上記第２の電圧ラインとの電圧差に基づき、上記センス 増幅器をトリガするステップと、上記センス増幅器か らフルスイング出力信号を出力するステップとを有する。さらに、上記のクロス ポイント回路を動作させる方法は、電圧レベルの測定よりもむしろ差分電圧の測 定に基づいて出力の状態を変化させることを可能にするという利益を提供する。 このようなアプローチの利点は、コモンモード除去によって従来よりも低い電圧 信号を使用することができので、総合的なシステム性能を向上させることが可能 になることである。さらに、上記の方法は、優れたコモンモード除去を可能にす るので、フルスイング出力信号を生成することができる。 これまで述べた本発明の特徴、態様および利点や、その他の特徴、態様および 利点は、下記の記述、添付クレーム、および添付の図面を参照することによって より良く理解できるようになるであろう。 図面の簡単な説明 図１は、本発明のクロスバースイッチシステムの一実施例を示すブロック図、 図２は、クロスバースイッチ内でクロスポイント回路を介して接続される一揃 いのデータ入力パスと一揃いのデータ出力パスを備えた本発明の内部構造の一実 施例を示すブロック図、 図３は、発信元データポート入力バッファへロードされるデータパケットまた はデータフレームの一実施例を示すブロック図、 図４は、本発明の一実施例を動作させるための一方法を示すフロー図、 図５は、多重発信元データポートが、少なくとも１つの共用のあて先データポ ートへ伝送することを試みる場合における本発明の内部の部分の一実施例を示す ブロック図、 図６は、本発明のクロスバースイッチ内のクロスポイント回路の一実施例を示 すブロック図、 図７Ａは、本発明におけるクロスポイント回路の概略的な動作を実行するため の一方法を示すフロー図、 図７Ｂおよび図７Ｃは、本発明におけるクロスポイント回路の概略的な動作を 実行するための他の方法を示すフロー図、および、 図８は、本発明の一実施例の動作期間中に現れる波形のグラフである。好適な実施例の詳細な説明 図１のブロック図は、本発明のクロスバースイッチを有するスイッチングシス テムの一実施例を示すものである。この実施例は、１つのクロスバースイッチ１ ０５と、複数の発信元データポート入力バッファ１１０、１２０、１３０、１４ ０、１５０および１６０と、それぞれ対応する一揃いのデータ入力パス１１５ａ 〜ｆ、１２５ａ〜ｆ、１３５ａ〜ｆ、１４５ａ〜ｆ、１５５ａ〜ｆおよび１６５ ａ〜ｆと、データ出力パス１１８、１２８、１３８、１４８、１５８および１６ ８と、あて先データポート１０、２０、３０、４０、５０および６０と、各々の データポート１０、２０、３０、４０、５０および６０に対するアービトレーシ ョンユニット１７０（合計６つのアービトレーションユニット分）とを備えてい る。データポート２の入力バッファ〜データポート５の入力バッファ、すなわち 、データポート入力バッファ１２０、１３０、１４０および１５０と、これらの データポート入力バッファにそれぞれ関連するデータ入力パス１２５ａ〜ｆ、１ ３５ａ〜ｆ、１４５ａ〜ｆおよび１５５ａ〜ｆは、図１には図示されていない。 しかしながら、これらのデータポート入力バッファおよびデータ入力パスは、発 信元データポート１の入力バッファ１１０、発信元データポート６の入力バッフ ァ１６０、および、これらの入力バッファにそれぞれ対応するデータ入力パス１ １５ａ〜ｆおよび１６５ａ〜ｆと構造的に等価なものであることが理解されるで あろう。 さらに、図１には図示されていないけれども、発信元データポート１が、発信 元データポート１の入力バッファ１１０とデータ出力パス１１８に接続されてお り、発信元データポート２が、発信元データポート２の入力バッファ１２０とデ ータ出力パス１２８に接続されており、発信元データポート３が、発信元データ ポート３の入力バッファ１３０とデータ出力パス１３８に接続されており、発信 元データポート４が、発信元データポート４の入力バッファ１４０とデータ出力 パス１４８に接続されており、発信元データポート５が、発信元データポート５ の入力バッファ１５０とデータ出力パス１５８に接続されており、そして、発信 元データポート６が、発信元データポート６の入力バッファ１６０とデータ出力 パス１６８に接続されていることが理解されるであろう。本発明では、各々のデ ータポートが、ルーチングデバイス、ネットワークデバイス、コンピュータデバ イス、または周辺デバイス等になり得る。 各々の発信元データポート入力バッファ１１０、１２０、１３０、１４０、１ ５０および１６０は、対応する一揃いのデータ入力パス１１５ａ〜ｆ、１２５ａ 〜ｆ、１３５ａ〜ｆ、１４５ａ〜ｆ、１５５ａ〜ｆおよび１６５ａ〜ｆに接続さ れる。各々の一揃いのデータ入力パス１１５ａ〜ｆ、１２５ａ〜ｆ、１３５ａ〜 ｆ、１４５ａ〜ｆ、１５５ａ〜ｆおよび１６５ａ〜ｆは、各々のデータ入力パス に関連する入力において、クロスバースイッチ１０５に接続される。この場合、 データ出力パス１１８、１２８、１３８、１４８、１５８および１６８もまた、 クロスバースイッチ１０５に接続される。さらに、各々のデータ出力パス１１８ 、１２８、１３８、１４８ 、１５８および１６８は、対応するあて先データポート１０、２０、３０、４０ 、５０および６０に接続される。各々のあて先データポート１０、２０、３０、 ４０、５０および６０に対し、それぞれ関連するアービトレーションユニット１ ７０が、各々の発信元データポート入力バッファ１１５、１２５、１３５、１４ ５、１５５および１６５に接続されると共に、クロスバースイッチ１０５に接続 される。クロスバースイッチ１０５およびアービトレーションユニット１７０の いずれも、クロック信号入力を有している。 概していえば、システムの動作は、１つの発信元データポートから１つまたは ２つ以上のあて先データポートへデータを移動させることを含む。例えば、発信 元データポート１が、発信元データポート６に対応するあて先データポート６０ へデータを転送しようとする場合、発信元データポート１の入力バッファ１１０ は、まず初めに、伝送の対象とするデータパケットまたはデータフレームでもっ てロードされる。このようなデータフレームは、後述するように、アドレス情報 またはプライオリティ情報のような他のビット情報を含むデータパケットを有し ている。各々のデータパケットは、発信元データ入力バッファ１１０内で上記デ ータパケット自身に対応するデータセクションへロードされ、各々のデータセク ションに関連するデータ入力パスを通して伝送される。次に、関連するアービト レーションユニット１７０が、データを受信するために発信元データポート６に 対応するあて先データポート６０が利用できるか否かを決定する。データポート ６に対応するあて先データポート６０が一旦利用可能になれば、アービトレーシ ョンユニットが、クロスポイント回路２１０を用いてデータ入力パスとデータ出 力パスとを電気的に接続することを可能にする。この結果、上記データパケット が、あて先データポート６の出力パス１６８に切り替えられる、す なわち、出力パス１６８への経路が選択されることになる。この場合、出力パス １６８は、発信元データポート６に対応するあて先データポート６０に接続され ることになる。 本発明の他の実施例においては、７つ以上もしくは５つ以下の発信元データポ ートまたはあて先データポート、７つ以上もしくは５つ以下の発信元データポー ト入力バッファ、および、７つ以上もしくは５つ以下のデータ出力パスを設ける ことも可能である。さらに、７つ以上もしくは５つ以下のデータセクションや、 各々のデータポート入力バッファからクロスバースイッチへ通ずるような７つ以 上もしくは５つ以下のパスを設けることも可能である。 図２のブロック図は、クロスバースイッチ１０５の内部回路の一実施例を示す ものである。このブロック図には、クロスポイント回路２１０によって各々のイ ンタセクションにて互いに結合するような水平バスと垂直バスとを備えたクロス ポイント・マトリックスが図示されている。この場合、一揃いのデータ入力パス １１５ａ〜ｆ、１２５ａ〜ｆ、１３５ａ〜ｆ、１４５ａ〜ｆ、１５５ａ〜ｆおよ び１６５ａ〜ｆが、水平バスを有しており、データ出力パス１１８、１２８、１ ３８、１４８、１５８および１６８が、垂直バスを有している。さらに、図２の システムは、あて先データポート１０、２０、３０、４０、５０および６０を備 えている。各々のあて先データポート１０、２０、３０、４０、５０および６０ は、関連するアービトレーションユニット１７０を有している。 各々のデータ入力パス１１５ａ〜ｆ、１２５ａ〜ｆ、１３５ａ〜ｆ、１４５ａ 〜ｆ、１５５ａ〜ｆおよび１６５ａ〜ｆは、クロスバースイッチ１０５に対する 専用のアクセスを実現するために、各々の発信元データポート入力バッファ１１ ０、１２０、１３０、１４０、１５０および１６０のデータセクション３１０ａ 〜ｆに接続さ れる。さらに、各々のデータ入力パス１１５ａ〜ｆ、１２５ａ〜ｆ、１３５ａ〜 ｆ、１４５ａ〜ｆ、１５５ａ〜ｆおよび１６５ａ〜ｆは、クロスポイント回路２ １０を介して、任意の２つのパスが交差するインタセクションにて各々のデータ 出力パス１１８、１２８、１３８、１４８、１５８および１６８と電気的に接続 する。このように、本発明の一実施例においては、６つの発信元データポート入 力バッファが存在する。これらの発信元データポート入力バッファの各々は、６ つのデータセクションと、３６種のデータ入力パスと、６つのデータ出力パスと 、クロスバースイッチ１０５内の２１６種のクロスポイント回路（各々のデータ 出力パスに対し３６種のクロスポイント回路が存在する）とを有している。さら に、各々のあて先データポートに関連する各々のアービトレーションユニット１ ７０は、各々の発信元データポート入力バッファ１１０、１２０、１３０、１４ ０、１５０および１６０に接続されると共に、クロスバースイッチ１０５に接続 される。 上記のアービトレーションユニット１７０は、図６を参照しながら後述するよ うに、クロスポイント回路２１０に対するイネーブル信号を提供するために、ク ロック信号と組み合わされた許可信号（Grant Signal）を生成するアービトレー ション・ロジックを有している。さらに、アービトレーションユニット１７０の 一実施例は、既に呈示済みの米国特許出願番号 、“パケットスイッチ ングネットワーク内のルーチングデバイス出力アクセス用調整方法および装置” の名称で、Ｊｅｆｆｒｅｙ Ｄ．Ｌａｒｓｏｎ，Ａｌｂｅｒｔ ＭｕおよびＴｈ ｏｍａｓ Ｍ．Ｗｉｃｋｉによって１９９６年２月２２日に出願された関連出願 にて記述されている。さらに、各々のデータ入力パス１１５ａ〜ｆ、１２５ａ〜 ｆ、１３５ａ〜ｆ、１４５ａ〜ｆ、１５５ａ〜ｆおよび１６５ａ〜ｆと、各々の データ出力パス１１８、１２８、１３８、１４８、１５８および１６８は、７０ ビットのデータパスである。他の実施例においては、各々のデータパスのビット 幅は、７０ビットより大きくするか、または７０ビットより小さくすることも可 能である。さらにまた、各々のデータパスは、１０ミリメートル（“ｍｍ”）長 の伝導エレメントを有することも可能である。 本発明において、各々の入力バッファ１１０、１２０、１３０、１４０、１５ ０および１６０からクロスバースイッチ１０５へ通ずる専用の入力パス１１５ａ 〜ｆ、１２５ａ〜ｆ、１３５ａ〜ｆ、１４５ａ〜ｆ、１５５ａ〜ｆおよび１６５ ａ〜ｆを提供することにより生ずる一つの利点は、単一の非専用の入力パスを介 してクロスバースイッチへのアクセスを獲得するためのアービトレーション（調 停）を省略することにより、システム内のデータスループットを向上させられる ことである。を可能にする。本発明の他の利点は、これ以降さらに詳しく述べる ように、内部ブロッキングを取り除くことによって、前述の場合と同じように、 システム内のデータスループットを向上させられることである。 図３は、発信元データポート入力バッファへデータパケットをロードするため の発信元データポートの一実施例を示すものである。図３では、説明を簡単にす ために、発信元データポート１の入力バッファ１１０を代表して示すこととする 。しかしながら、ここで述べるような一般的な原理が、残りの発信元データポー ト入力バッファ１２０、１３０、１４０、１５０および１６０にも適用されるこ とは容易に理解されるであろう。上記実施例は、発信元データポート１と、６つ のデータセクション３１０ａ〜ｆを有する発信元データポート１の入力バッファ １１０と、発信元データポート１の６つの入力パス１１５ａ〜ｆとを備える。各 々のデータセクション３１ ０ａ〜ｆは、それ自身にそれぞれ対応する入力パス１１５ａ〜ｆに接続される。 各々のデータパケットは、通常、それ自身のデータセクション３１０ａ〜ｆへロ ードされる。さらに、各々の特定のデータパケットに関するプライオリティおよ びあて先アドレス情報を提供するヘッダが、各々のデータパケットに関連してい る。上記データパケットに関連するアドレス情報およびプライオリティ情報が付 加されたデータパケットは、データフレームとよばれる。各々のデータパケット は、同じあて先データポートに向けられるか、または、互いに異なる複数のあて 先データポートに向けられる。本発明の他の実施例においては、入力バッファ内 の複数のデータセクションの数を、前述の一実施例の場合よりも多くすることも できるし、少なくすることもできる。 図４のフロー図は、発信元データポート１から、発信元データポート６に対応 するあて先データポート６０へ向けて複数のデータパケットを伝送する例として 使用される本発明の一実施例を動作させるための概略的な一方法を示すものであ る。ステップ３５０に示すように本発明のシステムが始動し、発信元データポー ト６に対応するあて先データポート６０に向けて上記データパケットが伝送され ようとしている場合、各々のデータパケットは、ステップ３５５に示すように、 発信元データポート６の入力バッファ１１０内で上記データパケット自身に対応 するデータセクション３１０ａ〜ｆへロードされる。さらに、各々のデータパケ ットは、１つのヘッダを備える。このヘッダは、上記の各データパケットに関連 したプライオリティのレベルを示すプライオリティ情報以外に、発信元データポ ート６に対応するあて先データポート６０への伝送を示すあて先情報を提供する ためのものである。適切なデータセクション３１０ａ〜ｆ内にデータパケットが ロードされた後は、ステップ３６０に示 すように、本発明のシステムは、アービトレーションプロセスを通して、データ を受信するために発信元データポート６が利用できるか否かを決定する。データ ポート６に対応するあて先データポート６０が一旦利用可能になれば、ステップ ３６５に示すように、上記のシステムは、各々のデータセクション３１０ａ〜ｆ 内のデータパケットをクロスバースイッチ１０５へ転送する。ステップ３６５で は、各々のデータパケットは、このデータパケットに対応するデータセクション ３１０ａ〜ｆから、上記の各データパケット自身の専用のデータポート１の入力 パス１１５ａ〜ｆを通して転送される。この入力パス１１５ａ〜ｆは、それぞれ 対応するデータセクション３１０ａ〜ｆに接続されている。さらに、ステップ３ ７０に示すように、上記データパケットは、データポート１の入力パス１１５ａ 〜ｆから、データポート６に対応する出力パス１６８に切り替えられる、すなわ ち、出力パス１６８への経路が選択されることになる。その後、上記データパケ ットは、データポート６に対応するあて先データポート６０に送られる。各々の データパケットは、それ自身のデータパスを有しているので、上記のシステムは 、データ入力バッファ１１０からクロスバースイッチ１０５へデータを伝送する 際に個々のアービトレーションプロセスを実行することを必要としない。 本発明は、各々のデータパケットと、このデータパケットに対応して上記デー タパケット自身の専用の入力パスを有するデータパケットについての利益を実証 するものである。この場合、上記専用の入力パスは、クロスバースイッチ１０５ に直接接続されている。上記のような本発明の実施による１つの利点は、２つの アービトレーションプロセスの代わりに１つのアービトレーションプロセスを有 しているために、クロスバースイッチ１０５に対するアクセスを獲 得するための競合（Contention）が取り除かれると共に、本発明に係るシステム が、現時点では１つのクロックサイクルにてアービトレーションプロセスを完了 させることが可能になることである。ここでは、単一のデータポート１の入力パ スを通してクロスバースイッチ１０５へデータパケットを伝送する際に、２つの アービトレーションプロセスによる調停を行うために従来は必要であった時間お よびシステム資源を除去することによって、データ信号伝送の速度が大幅に改善 される。 図５のブロック図は、多重発信元データポートが、少なくとも１つの共用のあ て先データポートへ伝送することを試みる場合における本発明の内部の部分の一 実施例を示すものである。図５に示す実施例において、上記のシステムは、１つ のクロスバースイッチ１０５と、あて先データポート１０、２０、３０、４０、 ５０および６０と、発信元データポート入力バッファ１１０、１２０、１３０、 １４０、１５０および１６０と、データ入力パス１１５ａ〜ｆ、１２５ａ〜ｆ、 １３５ａ〜ｆ、１４５ａ〜ｆ、１５５ａ〜ｆおよび１６５ａ〜ｆと、データ出力 パス１１８、１２８、１３８、１４８、１５８および１６８と、複数のクロスポ イント回路２１０とを備える。各々のクロスポイント回路２１０は、上記データ 入力パスの各々と上記データ出力パスの各々とが交差するインタセクションにお いて、データ入力パス１１５ａ〜ｆ、１２５ａ〜ｆ、１３５ａ〜ｆ、１４５ａ〜 ｆ、１５５ａ〜ｆおよび１６５ａ〜ｆと、データ出力パス１１８、１２８、１３ ８、１４８、１５８および１６８に接続される。図５の一揃いのフローライン（ データパに沿った破線）は、これから詳しく述べるように、発信元データポート 入力バッファからあて先データポートへの現在のフローおよび可能性あるフロー の１つの例を示すものである。 ここでは説明を簡単にするために、前述の図４のプロセスと同じように、発信 元データポート１からのデータパケットが、データポート６に対応するあて先デ ータポート６０へロードされ、かつ、伝送される場合を考える。さらに、発信元 データポート４からのデータパケットが、データポート２に対応する出力パス１ ２８を介して同データポート２のあて先データポート２０へ伝送されるべきデー タパケットと、データポート３に対応する出力パス１３８を介して同データポー ト３のあて先データポート３０へ伝送されるべきデータパケットと、データポー ト６に対応する出力パス１６８を介して同データポート６のあて先データポート ６０へ伝送されるべきデータポートとを持とうとしている場合を考える。このよ うな場合、図４にて既述したようなデータパケットに対するプロセスと同じよう に、発信元データポート４からのデータパケットは、あて先情報を提供するヘッ ダと一緒に、発信元データポート４の入力バッファ１４０内のデータセクション へロードされる。ここで、上記あて先情報は、上記発信元データポート４からの 特定のパケットが、データポート２のあて先データポート２０へ転送されるべき か、データポート３のあて先データポート３０へ転送されるべきか、または、デ ータポート６のあて先データポート６０へ転送されるべきかを示すものである。 さらに、上記ヘッダは、上記特定のデータパケットの他のデータパケットに対す る相対プライオリティを示すプライオリティ情報を含む。 図５の実施例の動作を示すために、発信元データポート４の入力バッファ１４ ０における第１のデータセクション内のデータパケットが高プライオリティを有 し、かつ、データポート６に対応するあて先データポート６０へ向けられる場合 を考える。さらに、第２のデータセクション内のデータパケットが中プライオリ ティを有し、 かつ、データポート３に対応するあて先データポート３０へ向けられる場合を考 える。さらにまた、第４のデータセクション内のデータパケットが低プライオリ ティを有し、かつ、データポート２に対応するあて先データポート２０へ向けら れる場合を考える。現時点では、発信元データポート１が、データポート６に対 応するあて先データポート６０へデータパケットを伝送しているので、データポ ート６のあて先データポート６０に関連するアービトレーションユニット１７０ が、データポート６のあて先データポート６０に対するアクセスを許可しないよ うにしている。しかしながら、データポート２のあて先データポート２０、およ び、データポート３のあて先データポート３０に関連するアービトレーションユ ニット１７０は、データパケットを受信するために利用できるデータポートをそ れぞれ見つけ出す。 本発明は、データポート２のあて先データポート２０へ向けられるデータパケ ットと、データポート３のあて先データポート３０へ向けられるデータパケット とを、それぞれ対応するデータセクションから伝送するものである。この場合、 これらのデータパケットの各々は、第１のデータセクション内のデータパケット よりも低いプライオリティを有しているにもかかわらず伝送可能である。換言す れば、本発明では、データポート１からデータポート６のあて先データポート６ ０へのデータ伝送が現在行われているために、データポート６のあて先データポ ート６０へ向けられる比較的高いプライオリティのデータパケットを伝送するこ とができない場合には、データポート２のあて先データポート２０へ向けられる 比較的低いプライオリティのデータパケットと、データポート３のあて先データ ポート３０へ向けられる比較的低いプライオリティのデータパケットとを伝送す ることが可能になる。発信元データポート４の入力バ ッファ内の各々のデータセクションに対応して設けられた専用のデータ入力パス １４０ａ〜ｆによって、比較的低いプライオリティのデータパケットが、比較的 高いプライオリティのデータパケットがクロスバースイッチ１０５へデータパケ ットを伝送し終えるのを待つ必要性がなくなる。 本発明の一実施例は、ある特定のデータポートまたは複数のデータポートのア ベイラビリティを決定するに際し、一般的なハードウェアもしくはソフトウェア 、またはハードウェアとソフトウェアとの組み合わせを含む通常のアービトレー ションを利用する。他の実施例において、本発明は、既に呈示済みの米国特許出 願番号 、“パケットスイッチングネットワーク内のルーチングデバイ ス出力アクセス用調整方法および装置”の名称で、Ｊｅｆｆｒｅｙ Ｄ．Ｌａｒ ｓｏｎ，Ａｌｂｅｒｔ ＭｕおよびＴｈｏｍａｓ Ｍ．Ｗｉｃｋｉによって１９ ９６年２月２２日に出願された関連出願にて開示されているようなアービトレー ションデバイスおよびアービトレーション方法を使用することが可能である。 これまで述べたような本発明の実施例は、ある１つのデータ入力バッファ１１ ０、１２０、１３０、１４０、１５０および１６０の各々のデータセクションか ら、クロスバースイッチ１０５内の各々のデータ出力パス１１０、１２０、１３ ０、１４０、１５０および１６０へ通ずるような専用のデータ入力パス１１５ａ 〜ｆ、１２５ａ〜ｆ、１３５ａ〜ｆ、１４５ａ〜ｆ、１５５ａ〜ｆおよび１６５ ａ〜ｆを設けることの利益を例証する。各々の専用のデータ入力パス１１５ａ〜 ｆ、１２５ａ〜ｆ、１３５ａ〜ｆ、１４５ａ〜ｆ、１５５ａ〜ｆおよび１６５ａ 〜ｆの存在は、クロスバースイッチ１０５へ通ずる１つのデータ入力パスを最初 にアクセスするために前もって必要とされる初期段階のアービトレーションを省 略することが できる。各々の専用のデータ入力パス１１５ａ〜ｆ、１２５ａ〜ｆ、１３５ａ〜 ｆ、１４５ａ〜ｆ、１５５ａ〜ｆおよび１６５ａ〜ｆの存在はまた、内部ブロッ キングの問題も解消することができる。この理由として、ある１つの発信元デー タ入力バッファの他のデータセクションから伝送されるのを待っている状態にあ る比較的高いデータパケットの存在にもかかわらず、比較的低いプライオリティ のデータパケットのクロスバースイッチ１０５への伝送が許可されることが挙げ られる。本発明によれば、上記の理由により内部ブロッキングが生じなくなるの で、本発明は、クロスバースイッチ１０５を通して従来よりも高速のデータ伝送 が行えるという利点を提供する。 図６のブロック図は、本発明のクロスバースイッチ１０５内のクロスポイント 回路２１０の一実施例を示すものである。ここでは、クロスポイント回路２１０ は、差動式の低減電圧スイング回路構成を有している。スイッチング動作による 複数のスイッチ状態を実現するための電圧のスイングは、交差部や隣接する導体 部により発生し得る大きさの差動モードのノイズを考慮した場合、代表的に５０ ０ミリボルト（“ｍＶ”）になる。上記クロスポイント回路は、プリチャージ回 路４０１と、低減電圧スイングラインＶ１ ４０２と、低減電圧スイングライン Ｖ２ ４０３とを備える。各々のデータ入力パス１１５ａ〜ｆ、１２５ａ〜ｆ、 １３５ａ〜ｆ、１４５ａ〜ｆ、１５５ａ〜ｆおよび１６５ａ〜ｆについて、上記 クロスポイント回路は、データライン４１０と、インバータ４１５と、例えば電 界効果トランジスタ（“ＦＥＴｓ”）Ｍ１ ４２０、Ｍ２ ４３０、Ｍ３ ４４ ０およびＭ４ ４５０のような一揃いの電界効果トランジスタ（“ＦＥＴｓ”） と、イネーブルライン４０５とを有している。この結果、本発明の一実施例は、 各々のデータ出力パス１１ ８、１２８、１３８、１４８、１５８および１６８に沿って上記のような構成要 素を３６組備えることになる。さらに、各々のデータポート１０、２０、３０、 ４０、５０および６０について、上記クロスポイント回路は、センス増幅器４８ ０に対する接続部と、センス増幅器ラインＡ ４６０およびＢ ４７０と、セン ス増幅器出力ライン４９０とを有している。この結果、本発明の一実施例におい ては、各々のデータ出力パス１１８、１２８、１３８、１４８、１５８および１ ６８に沿って上記のような構成要素を６組備えることになる。 上記プリーチャージ回路４０１は、２つの低減電圧スイングラインＶ１ ４０ ２およびＶ２ ４０３に接続される。さらに、各々のデータ入力パス１１５ａ〜 ｆ、１２５ａ〜ｆ、１３５ａ〜ｆ、１４５ａ〜ｆ、１５５ａ〜ｆおよび１６５ａ 〜ｆについて、イネーブルライン４０５は、電界効果トランジスタＭ１ ４２０ およびＭ２ ４３０の各々のゲートに接続される。さらに、データライン４１０ は、電界効果トランジスタＭ３ ４４０のゲートに接続されると共に、インバー タ４１５に接続される。このインバータ４１５は、電界効果トランジスタＭ４ ４５０のゲートに接続される。さらに、各々のデータ入力パス１１５ａ〜ｆ、１ ２５ａ〜ｆ、１３５ａ〜ｆ、１４５ａ〜ｆ、１５５ａ〜ｆおよび１６５ａ〜ｆに ついていえば、データライン４１０は各々のデータ入力パスに接続される。他の 実施例においては、データ入力パスは、データライン４１０そのものである。 電界効果トランジスタＭ１ ４２０は、低減電圧スイングラインＶ１ ４０２ に接続され、電界効果トランジスタＭ２は、低減電圧スイングラインＶ２ ４０ ３に接続される。２つの電界効果トランジスタＭ１ ４２０およびＭ２ ４３０ は、トランジスタ回路を形 成する。同様にして、２つの電界効果トランジスタＭ３ ４３０およびＭ４ ４ ４０もまた、トランジスタ回路を形成する。さらに、２つの電界効果トランジス タＭ１ ４２０およびＭ２ ４３０は、差動回路の対を形成する。同様にして、 ２つの電界効果トランジスタＭ３ ４３０およびＭ４ ４４０もまた、差動回路 の対を形成する。さらに、各々のデータ出力パス１１８、１２８、１３８、１４ ８、１５８および１６８について、低減電圧スイングラインＶ１ ４０２は、セ ンス増幅器ラインＡ ４６０に接続され、また一方で、低減電圧スイングライン Ｖ２ ４０３は、センス増幅器ラインＢ ４７０に接続される。さらに、２つの センス増幅器ラインＡ ４６０およびＢ ４７０は、センス増幅器４８０に接続 される。このセンス増幅器４８０は、センス増幅器出力ライン４９０に接続され る。このセンス増幅器出力ライン４９０は、各々のデータ出力パス１１８、１２ ８、１３８、１４８、１５８および１６８に接続される。他の実施例においては 、データ出力パスは、センス増幅器出力ライン４９０そのものである。 図７Ａは、クロスポイント回路２１０の一実施例の概略的な動作を示すフロー 図である。クロスポイント回路２１０が動作を開始すると（ステップ７００）、 まず初めに、第１の低減電圧スイングラインと第２の低減電圧スイングラインが 、予め定められた電圧レベルまで充電される（ステップ７０５）。次に、ステッ プ７１０に示すように、第１の低減電圧スイングラインにおける予め定められた 電圧レベルが放電され、また一方で、第２の低減電圧スイングラインにおける予 め定められた電圧レベルが保持される。さらに、ステップ７１５に示すように、 クロック信号がセンス増幅器にて受信され、このクロック信号によって上記セン ス増幅器が動作を開始するか、または、オン状態に設定される。さらに、ステッ プ７２０に示 すように、上記センス増幅器は、第１の低減電圧スイングラインと第２の低減電 圧スイングラインとの電圧差に基づき、フルスイング出力を生成するための出力 信号をトリガする。最終的に、ステップ７２５に示すように、上記の出力信号は 、あて先データポートに送られる。 図７Ｂおよび図７Ｃのフロー図は、図６に示したようなクロスポイント回路２ １０の動作の一実施例を示すものである。図７Ｂおよび図７Ｃの実施例において 、クロック信号の立ち上がり端部にてシステムが動作サイクルを開始すると（ス テップ７２７）、プリチャージ回路４０１がオン状態になると共に、イネーブル 信号が不活性状態になる。このときに、ステップ７３０に示すように、低減電圧 スイングライン（ＲＶＳライン）Ｖ１ ４０２および低減電圧スイングラインＶ ２ ４０３が、プリチャージ回路によって充電される。この結果、両方の低減電 圧スイングライン共、例えば電源電圧Ｖｃｃのような予め定められた電圧レベル になるまで充電される。上記の低減電圧スイングラインＶ１ ４０２および低減 電圧スイングラインＶ２ ４０３が充電されているときに（ステップ７３０）、 ステップ７３５に示すように、データライン４１０に沿って電界効果トランジス タＭ３ ４４０へデータ信号が伝送される。このデータ信号はまた、ステップ７ ３５に示すように、インバータ４１５によって反転され、電界効果トランジスタ Ｍ３ ４４０へ伝送される。 ここでは、電界効果トランジスタＭ３ ４４０および電界効果トランジスタＭ ４ ４５０の両方のゲートに対し予め条件設定を行うことによって、上記データ 信号の適切な状態が達成されるように上記データ信号がロードされる（ステップ ７４０）。次に、ステップ７４５に示すように、上記のシステムは、イネーブル 信号が到達し たか否かをチェックする。イネーブル信号が到達していない場合、上記のシステ ムは、電界効果トランジスタＭ３ ４４０およびＭ４ ４５０に対し予め条件設 定を行うことを継続する。これに対し、イネーブルライン上にイネーブル信号が 存在する場合（ロジックが高レベル“Ｈｉｇｈ”＝１）、ステップ７５０に示す ように、プリチャージ回路４０１がオフ状態に設定される。また一方で、ステッ プ７５５に示すように、電界効果トランジスタＭ１ ４２０および電界効果トラ ンジスタＭ２ ４３０の両方がオン状態に設定される。イネーブル信号は、アー ビトレーション回路１７０からの許可信号に基づいて生成される。この許可信号 は、クロック信号によって制御される。 さらに、ステップ７６０に示すように、上記のシステムは、イネーブル信号が 到達した時点で、データライン４１０に沿ったデータ信号が論理的に高レベル（ “Ｈｉｇｈ”）、例えば１になっているか否かを判断する。もし、データ信号が 高レベル（“Ｈｉｇｈ”）になっていれば、ステップ７６５に示すように、電界 効果トランジスタＭ１ ４２０および電界効果トランジスタＭ３ ４４０を含む トランジスタ回路がオン状態に設定され、かつ、ステップ７７０に示すように、 低減電圧スイングラインＶ１ ４０２が、上記のトランジスタ回路を介してアー スレベルになるまで放電される。逆にいえば、ステップ７７０に示すように、電 界効果トランジスタＭ２ ４３０および電界効果トランジスタＭ４ ４５０を含 むトランジスタ回路がオフ状態に設定される。なぜならば、反転されたデータラ インが論理的に低レベル（“Ｌｏｗ”）、例えば０になっているために、電界効 果トランジスタＭ４ ４５０を非動作状態にするからである。電界効果トランジ スタＭ２ ４３０および電界効果トランジスタＭ４ ４５０の列をオフ状態に設 定することによって、ステ ップ７７０に示すように、低減電圧スイングラインＶ２ ４０３における電圧レ ベルがＶｃｃのレベルに保持される。 さらに、ステップ７８５に示すように、低減電圧スイングラインＶ１ ４０２ における電圧レベルが、センス増幅器ラインＡ ４６０に沿って伝送されると共 に、低減電圧スイングラインＶ２ ４０３における電圧レベルが、センス増幅器 ラインＢ ４７０に沿って伝送される。ここで、センス増幅器ラインＡ ４６０ およびセンス増幅器ラインＢ ４７０の両方における信号は、センス増幅器４８ ０を駆動するために使用される。さらに、ステップ７９０に示すように、このセ ンス増幅器４８０は、クロック信号を受信する。このクロック信号が高レベル（ “Ｈｉｇｈ”）である場合に上記センス増幅器４８０は動作を開始する。ステッ プ７９５に示すように、センス増幅器４８０が動作を開始すると、このセンス増 幅器４８０は、低減電圧スイングラインＶ１ ４０２と低減電圧スイングライン Ｖ２ ４０３との間の電圧差に基づき出力信号を生成する。この場合、上記の電 圧差は、２００メガヘルツ（ＭＨｚ）の動作周波数において少なくとも５００ｍ Ｖになっている。さらに、ステップ８００に示すように、上記のようにして生成 された出力信号は、センス増幅器４８０の特有の性質に応じて３．３ボルトまた はアースレベル（０ボルト）のいずれか一方のフルスイングの出力になる。 また一方で、ステップ７６０において、データ信号が高レベル（“Ｈｉｇｈ” ）ではなく、低レベル（“Ｌｏｗ”）である場合、ステップ７７５に示すように 、電界効果トランジスタＭ３がオフ状態に設定されると共に、電界効果トランジ スタＭ４ ４５０がオン状態に設定される。この結果、電界効果トランジスタＭ １ ４２０および電界効果トランジスタＭ３ ４４０を含む回路がオフ状態にな り、電界効果トランジスタＭ２ ４３０および電界効果トランジス タＭ４ ４５０を含む回路がオン状態になる。電界効果トランジスタＭ１ ４２ ０および電界効果トランジスタＭ３ ４４０を含む回路がオフ状態になっている ために、ステップ７８０に示すように、低減電圧スイングラインＶ１における電 圧レベルは、Ｖｃｃの電圧に保たれる。また一方で、上記ステップ７８０に示す ように、低減電圧スイングラインＶ２における電圧レベルは、オン状態になって いる電界効果トランジスタＭ２ ４３０および電界効果トランジスタＭ４ ４５ ０を含む回路を介して放電される。さらに、ステップ７８５に示すように、第１ の低減電圧スイングラインＶ１ ４０２および第２の低減電圧スイングラインＶ ２ ４０３の両方における電圧レベルが、センス増幅器に伝送される。さらに、 ステップ７９０に示すように、このセンス増幅器は、低減電圧スイングラインＶ １ ４０２の電圧レベルと低減電圧スイングラインＶ２ ４０３の電圧レベルと の間の電圧差を測定する。さらに、ステップ７９０に示すように、上記センス増 幅器４８０は、クロック信号を受信する。高レベル（“Ｈｉｇｈ”）のクロック 信号が受信されたときに、上記センス増幅器４８０は動作を開始する。ステップ ７９５に示すように、センス増幅器４８０が動作を開始すると、このセンス増幅 器４８０は、低減電圧スイングラインＶ１ ４０２の電圧と低減電圧スイングラ インＶ２ ４０３の電圧との間の電圧差に基づき出力信号を生成する。さらに、 ステップ８００に示すように、上記のようにして生成された出力信号は、センス 増幅器４８０の特有の性質に応じて３．３ボルトまたはアースレベル（０ボルト ）のいずれか一方のフルスイングの出力になる。 本発明の実施例において、センス増幅器４８０は一般的なセンス増幅器である 。代替的に、センス増幅器４８０として、既に呈示済みの米国特許出願番号 、“正のソース帰還をそなえたク ロック動作されるセンス増幅器”の名称で、Ａｌｂｅｒｔ Ｍｕによって１９９ ６年２月２２日に出願された関連出願にて記述されているようなセンス増幅器を 使用することも可能である。さらに、本発明では、センス増幅器４８０が、フル スイング電圧レベルの代わりに、上記クロック信号と上記電圧差に基づいて出力 信号を生成することによって、低減された電圧信号のスイングを実現することを 可能にする。さらに、上記のシステムは、２つの低減電圧スイングライン間の電 圧差に基づいて出力信号をトリガしたり生成したりするにもかかわらず、センス 増幅器４８０にて３．３ボルトまたはアースレベル（０ボルト）のいずれか一方 のフルスイング出力信号を生成することが可能である。このフルスイング出力信 号は、センス増幅器出力ライン４９０から、このセンス増幅器出力ライン４９０ に接続されるデータ出力パスへ送られる。 低減電圧スイング式のクロスポイント回路は、クロスバースイッチのバスに過 度の負担を負わせることなく、多重データ入力パスを上記クロスバースイッチの バスに接続することを可能にする。上記のような本発明のクロスポイント回路の 実施による１つの利点は、クロスバースイッチのバスを通して、データポートか らまたはデータポートへの多重データパケットの同時伝送が可能になり、このよ うなアプローチにより内部ブロッキングを取り除くことができるために、システ ムの速度が増加することである。さらに、クロスポイント回路２１０は、１つの 状態から他の状態へ切り替える際に、ある特定の電圧レベルを達成することを要 求する代わりに、充分な電圧差に基づいて低減電圧スイングによる動作を利用す ることが可能である。このことによって、上記のシステムが、ある１つの状態を 他の状態へ切り替える前に低減電圧スイングライン上の電圧レベルが特定の電圧 になるのを待つ必要がなくなるので、システムの速度 が増加する。上記のような本発明の構想に関する他の利点は、データバス上の低 減電圧スイングを利用することでチップ内にて消費される総合的な電力が減少す るために、消費電力の節減が図れることである。さらにまた、異なる低減電圧ス イング間の電圧差、すなわち、差分電圧に基づいて出力信号を生成したりトリガ したりすることによって、システム動作に悪影響を及ぼすおそれがあるチップ上 への供給電力の低下を抑制することが可能になる。 図８は、本発明の一実施例の動作期間中に現れる波形のグラフである。図８の 波形は、クロック信号、イネーブル信号、データ信号、Ｖｃｃ１の信号、および Ｖｃｃ２の信号が含まれる。クロック信号のある１つの立ち上がり端部では、イ ネーブル信号が不活性状態になっており、プリチャージ回路４１０の動作が開始 する。この結果、Ｖｃｃ１の信号、およびＶｃｃ２の信号は、いずれもＶｃｃの 電圧レベルになる。このときに、上記のシステム内に入ってくるデータ信号は、 高レベル（“Ｈｉｇｈ”）の状態、すなわち、１の状態になる。イネーブル信号 が活性状態になると、プリチャージ回路の動作が停止してオフ状態になる。この ときに、データ信号が高レベル（”Ｈｉｇｈ”）の状態になっているので、Ｖｃ ｃ１の信号は、電界効果トランジスタＭ１およびＭ３を介して、アースレベルに なるまで放電することを開始する。これに対し、Ｖｃｃ２の信号は、Ｖｃｃの電 圧レベルに保持される。クロック信号の上記立ち上がり端部では、センス増幅器 が動作を開始し、Ｖｃｃ１とＶｃｃ１との間の電圧差に基づいて出力信号をトリ ガしたり生成したりする。 さらに、クロック信号の他の立ち上がり端部に到達したときに、プリチャージ 回路の動作が再び開始してオン状態になる。このときに活性状態のイネーブル信 号は、じきに不活性状態になる。電圧信号Ｖｃｃ１およびＶｃｃ２は、再度、Ｖ ｃｃの電圧レベルに上昇す る。このＶｃｃの電圧レベルに上昇する期間中は、データ信号は、低レベル（“ Ｌｏｗ”）の状態、すなわち、０の状態に保持することも可能である。イネーブ ル信号が再び活性状態になると、プリチャージ回路の動作が停止してオフ状態に なる。このときに、データ信号が低レベル（“Ｌｏｗ”）の状態になっているの で、Ｖｃｃ２の信号は、電界効果トランジスタＭ２およびＭ４を介して、アース レベルになるまで放電することを開始する。これに対し、Ｖｃｃ１の信号は、Ｖ ｃｃの電圧レベルに保持される。クロック信号の上記立ち上がり端部では、Ｖｃ ｃ１とＶｃｃ２との間の電圧差に応じてセンス増幅器が再びトリガされる。 これまでは、パケットスイッチング（Packet Switching）の環境の下で本発明 を説明してきたが、本発明のシステムおよび方法は、例えば回路スイッチング（ Circuit Switching ）の環境のような他のスイッチング環境にも適用することが 可能である。このような回路スイッチングの環境の下では、スイッチ回路内の競 合がないために、バッファ等による緩衝作用（Buffering ）は生じない。DETAILED DESCRIPTION OF THE INVENTION Reduces voltage swings and creates data paths due to internal blocking. Crossbar switch and method thereofCross-reference of related applications   The subject matter of the present invention is related to the subject matter of the application listed below.   application number , Attorney Docket No. 2268, "Asynchronous Packet Switching Thomas M. Wicki, Patrick J. Hella nd, Takeshi Shimizu, Wolf-Dietrich We ber and Winfried W.M. February 22, 1996 by Wilke Filing date,   application number , Lawyer docket number 2269, "Dynamic network Systems and Methods for Network Topology Exploration " . Wicki, Patrick J. et al. Helland, Wolf-Dietri ch Weber and Winfried W.C. 1996 by Wilke Filed on February 22, 2008   application number , Attorney docket number 2270, "low wait time, high Clock frequency Pregio asynchronous Packet-based Crossbar switching Chip Systems and Methods "by Thomas M. Wicki, J. effrey D.E. Larson, Albert Mu and Raghu Sa filed February 22, 1996 by Stry.   application number , Attorney docket number 2271, "Packet Switchon Method and apparatus for adjusting the output access of a routing device in a network By name, Jeffrey D. Lars on, Albert Mu and Thomas M. 199 by Wicki Filed on February 22, 2006,   application number , Lawyer Docket No. 2274, "Flow Control Protocol Systems and Methods "by Thomas M. Wicki, Patr. Ick J. Helland, Jeffrey D. Larson, Albert t Mu, Raghastry and Richard L. R .; Schobe r, Jr. Filed on February 22, 1996,   application number , Lawyer docket number 2275, "Interconnect failure detection And its location identification method and apparatus "by Raghastry, J. effrey D.E. Larson, Albert Mu, John R. Sli ce, Richard L. Schover, Jr. And Thomas M.A. Filed by Wicki on February 22, 1996   application number , Lawyer docket number 2277, " Error detection method and apparatus ", Thomas M. Wicki, P. atrick J. By Helland and Takeshi Shimizu Filed on February 22, 1996,   application number , Lawyer docket number 2278, "Positive source return The name of "a sensed clocked sense amplifier" by Albert Mu. Filed on February 22, 1996,   For reference, all of the above applications are incorporated throughout the present invention. Background of the InventionTechnical field   The present invention relates generally to the field of electronic routing systems. In particular, for selecting the route of data packets between multiple data ports The present invention relates to a switch system and method.Description of related technology   The crossbar switch system is a one-bit signal line in a set of signal lines. And another set arranged in a direction completely orthogonal to the set of signal lines. Device operated by a relay to make a connection with the signal line of , And its equivalent. Among the typical chips, the crossbar switch is 1 Used to route data from one data port to another Is done. Traditional cell-based (Cell-Base) full logic swing (Full L ogic Swing) A crossbar switch has a large number of switching elements. You. These switching elements are based on the capacity of the switching elements. Long time delays and consumption due to short circuit and resistance and capacitance of metal This causes an increase in power. Generally speaking, conventional systems simply Along one data line, from one transmission data port to the same transmission data port Transmitted to the associated input buffer and then to the input of one crossbar switch And then one second data line connected to this crossbar switch. Is transmitted to one Intersection to be connected, and Next, it is transmitted to the output of the crossbar switch, and finally, By moving data as it is transmitted to the I was   In a typical conventional system, a crossbar switch system has six It has directional data lines. Such a configuration Now, for simplicity, each of the data ports numbered from 1 to 6 On the other hand, there is only one data line. Each data port The device has a data buffer. In addition, each such data buffer Has multiple block units, each holding part of a packet of data. Including. Typically, each data buffer has six to eight block units. Exists. Each data buffer has a data line associated with a particular data port. Connected to Within a crossbar switch, each data line is Connected to other data lines in the data section. Typically, data 1, 2, and 3 are located horizontally, while data lines 4, 5, And 6 are located vertically. With such a configuration, the line is To have the shape of a grid or multiple data lines arranged orthogonally It has become. Where the two lines intersect and join the two data ports This corresponds to the position of an intersection point for connection.   When a conventional system is operating, one data port is A packet of data to be transmitted from the port, and related to the data port Load the buffer to run. In this case, the priorities of the data in multiple blocks Priority information and which output port should transmit the above data Information is also loaded into the buffer along with the data packet. Swelling. In addition, multiple block units cross over data lines. To determine the order of transmission to the subbar switch, an arbitration ( Arbitration) process is used. Furthermore, a second arc at the output end The bitration process receives data from multiple data blocks Destination Day Determine if the port is available. In a conventional system, the above two types of The arbitration process is used to provide priority for data transmission It was conceived.   Once, one block of data is transmitted and received data lines If successful access is obtained to both Switch, and further to the destination data port. Such data Is transmitted from a transmission line to two lines consisting of the same transmission line and reception line. Switch to the above receive line at the intersection point where the This is done by Similarly, other data ports operate in the same manner as described above. It is possible to carry out the work. In such an operation, the data port From the buffer to the crossbar switch along the data line of the same data port Data is transmitted, and the data line connected to the destination port is transmitted data. The data is transmitted to the point of intersection where it is connected to the The data is transmitted to the destination data port.   The following examples illustrate the operation of a conventional system. As a first example, Data port 1 sends a plurality of data packets of the same data port to data port 6 Consider the case of trying to transmit. Data port 1, for example, to 8 blocks Buffers for the same data port 1, such as loading eight data packets Load multiple data packets into multiple blocks in the keyer. Data port 1 Each data packet in the buffer also transmits data directly to data port 6 With low priority, medium priority and high priority It has priority information such as priority. The first example above The operation of the conventional system according to the present invention is to transmit a plurality of data packets in a plurality of blocks, Data port 1 to determine the order of transmission to the crossbar switch through Start by using a bitration process. In addition, the second The bitration process uses a data port to receive the data packet. 6 is available or not.   Once these arbitration processes are completed, one data block , When access to both data line 1 and data line 6 is obtained, The data packet from this data block is crossbard through data line 1. The data line 1 is coupled to the data line 6 To the data section 6 and finally to the data port 6 . The problem with such an approach is that before the transmission of data packets begins, When organizing and organizing data packets, the time and resources of the system ) Is consumed, so that the above two arbitration processes The point is that the performance is reduced. Further, in conventional systems, the internal blow Locking (Internal Blocking) is not suppressed. Such internal blocking Means that a data packet destined for a specific data port Since the packet was transmitted to the data port, the data port This is a typical problem with conventional systems that cannot be performed.   As a second example, both data port 1 and data port 3 Consider the case where a data packet is to be transmitted to data port 6. like this When performing data packet transmission, each source data port's own data Multiple data packets in a data block in the buffer are Order when transmitting to the crossbar switch through the data line corresponding to the data port To determine the order, each of the above source data ports is sent to the first arbitration Process by the application process. The second arbitration process is also Determines whether data port 6 is available to receive the data packet. Used to determine If data port 6 is available, The second arbitration process receives the data packet from where Or data port 1 buffer, or data port 3 From which buffer the data packet can be received Used to After the above two arbitration processes are completed, One data block that wins these arbitration processes is Is transmitted to the crossbar switch via the data block data line, The operation transmitted to the data line 6 and finally transmitted to the data port 6 starts. You. On the other hand, all the remaining data in data port 1 and data port 3 Blocks must wait until transmitted. To repeat here, The problem with such approaches is that the above two arbitration processes Have enormous system time and resources, resulting in data paths The point is that the overall system performance when selecting is reduced.   As a third example, data port 1 transmits one data packet to data port 6 Consider the case of trying to transmit to In this third example, data port 1 is Has already been processed by the first arbitration process, and Transmission of data packets from the data input buffer of port 1 to data port 6 Has started. Subsequently, the data port 3 stores the data of the data port 3. Transmission of data packet of data port 3 from data block in input buffer try to. At the same time, the data port 3 is Transmit data packets from several blocks destined for data port 6 And data packets from other blocks destined to data port 5 Try to transmit the event. Further, the data packet to be transmitted to the data port 6 is The data block that holds the data is defined as high priority, while , The data block holding the data packet to be transmitted to data port 5 is , Defined as medium priority.   The first arbitration process is performed on the data packet of data port 3 During execution, data in a data block addressed to data port 6 The packet is based on the priority for transmission across data line 3 Be organized. However, the second arbitration process involves a data port Would not allow transmission to G6. The reason is that the data port 6 Because it is in use to receive data from port 1 Data transmission cannot be accepted. In addition, the data port The data in the data block destined for port 5 cannot also be transmitted. . This is because the data in the data block destined for the data port 5 is used. In the first arbitration process, the data Get a high priority block waiting to be transmitted to port 6 That was not possible. Data block addressed to data port 6 The data packets in have won the first arbitration process. Until the transmission of the data packet is completed. Otties and controls have been granted.   The problem associated with traditional systems as described above is another example of internal blocking. is there. Internal blocking also has the same priority Are present in the same data input buffer when multiple data packets with Occur. Force idle multiple data blocks of lower priority Leave the state, and the higher priority data block will transmit the data Higher priority data blocks unless you force them to wait for If the block is unable to transmit the data packet, King needs a relatively large amount of time to transmit multiple data packets Therefore, the system performance is reduced.   Another problem associated with traditional crossbar switch systems is switching logic states. By utilizing the realization of Full-Swing motion to switch Occurs. When the voltage level signal drops, it is needed to trigger the switch. Switch the above logic state so that the correct voltage level is not achieved It becomes impossible. For example, required to switch between certain states The voltage is 2.5 volts ("V") to turn on and turn off. For example, if the voltage is 0.8V, the system voltage level reaches only 2.3V. The switch may not turn on. Problems with conventional systems The problem is that the system is in a state until the voltage level rises to 2.5V, albeit slowly. A longer clock cycle due to having to defer The point is that you need a cruise time.   Furthermore, realization of full-swing bus in conventional system This results in relatively high power consumption in the chip. others For this reason, the ratio of performance to power in the chip is reduced.   Therefore, it provides faster and more efficient data throughput than before, and Therefore, improving the overall switch system performance A crossbar switch system is required. In addition, heavy load Higher than before, even if the wiring is A switch data bus that enables fast and efficient switching operation is not required. You.Summary of the Invention   Generally speaking, the present invention provides a single data port using a crossbar switch. Routing designed to route data from the network to other data ports It relates to a switching system in a device (Routing Device). The present invention Clock to generate data at the destination data port connected to the In the sub switch, the data input bus from the source data port Or a multi-input data path with reduced-swing differential output data Data bus in a crossbar switch system It is designed to improve efficiency.   The systems and methods of the present invention are designed to improve overall system performance. Faster and more efficient data throughput in switching systems Satisfy the requirements of The system of the present invention comprises a destination data port input buffer, First destination data input path, second destination data input path, first data output Path, a second data output path, and at least one crosspoint (Cross spoint) circuit. In addition, the destination data port input path buffer It has a first data section and a second data section. Each ku The loss point circuit is a differential type reduced voltage swing circuit. Circuit).   The first data section of the destination data port input buffer is the first data section. Connected to the input path, while the destination data port The second data section of the input buffer is connected to the second data input path. You. The first and second data input paths include a plurality of input paths and a plurality of output paths. Through a crosspoint circuit located at each intersection with the first data Data output path and the second data output path. The system of the present invention The initial arbitration system for transferring data through individual data input paths Process, internal blocking issues, and data from overloaded buses. Each data set is routed to a different data output path without delay This has the advantage that the data in the transaction can be transferred simultaneously. Soy sauce Furthermore, the present invention significantly improves the data throughput in the system. Becomes possible.   The method of the present invention comprises the steps of inputting each of a plurality of data packets or data frames into an input buffer. Loading a plurality of data sections of the Connecting the input paths corresponding to the options to one switch, and Each data packet from the data section via the input path Transmitting to the switch, each data packet from the input path to the output path Switching to. The method according to the claims of the present invention comprises an input buffer. Multiplexed data packets from the router to one switch at the same time. Or transfer the above data packet to two or more destination data ports. It is to be. Hence, the claimed method of the present invention Increase the speed and efficiency of data throughput in System performance can be improved.   The systems and methods of the present invention provide a differential system for implementing a switch system. Reduced voltage swing circuit, i.e. It has a road. This crosspoint circuit corresponds to each data input path First and second transistor circuits and one data port With the first reduced voltage swing line and the second low voltage It has a reduced voltage swing line. Further, the first reduced voltage swing line is , A first transistor circuit and a sense amplifier. On the other hand, the second low The reduced voltage swing line is connected to the second transistor circuit and the sense amplifier. . Here, the sense amplifier generates an output signal corresponding to the data port.   In addition, crosspoint circuits can overload the bus and reduce system performance. Multiple data input paths can be connected to the bus in the switch without It has the advantage of being able to. Furthermore, the crosspoint circuit has a specific voltage level. Instead of a bell, changes in the state of the data signal based on the clock signal and the voltage difference Enable. In such a cross point circuit, the common mode (Comm on Mode) noise, lower voltage levels than before. Since it can be used, it is possible to improve system performance. Moreover, Less voltage swing on the bus reduces power consumption on the chip. Is reduced.   The method of operating the crosspoint circuit described above comprises a first voltage line and a second voltage line. Charging said voltage line to a preset voltage level; Discharging a preset voltage level from the second voltage line; Holding the preset voltage level at the, and turning on the sense amplifier Receiving a clock signal at the sense amplifier to set Based on a voltage difference between the first voltage line and the second voltage line, the sense Triggering the amplifier; And outputting a full swing output signal from the control signal. In addition, the above cross The method of operating the point circuit is to measure the differential voltage rather than the voltage level. It offers the advantage of allowing the state of the output to change based on a constant. The advantage of such an approach is that common mode rejection allows lower voltage Signals can be used to improve overall system performance It is to become. Furthermore, the above method allows for excellent common mode rejection. Therefore, a full swing output signal can be generated.   The features, aspects and advantages of the invention described above, and other features, aspects and Advantages may be obtained by reference to the following description, the appended claims and the accompanying drawings. It will be better understood. BRIEF DESCRIPTION OF THE FIGURES   FIG. 1 is a block diagram showing one embodiment of a crossbar switch system of the present invention.   FIG. 2 shows a set connected through a crosspoint circuit in a crossbar switch. One embodiment of the internal structure of the present invention having a data input path and a set of data output paths. Block diagram showing an embodiment,   FIG. 3 shows a data packet or data packet loaded into the source data port input buffer. Is a block diagram showing an embodiment of a data frame,   FIG. 4 is a flow diagram illustrating one method for operating one embodiment of the present invention;   FIG. 5 shows that multiple source data ports have at least one shared destination data port. FIG. 4 shows an embodiment of the internal part of the invention when attempting to transmit to a port Block Diagram,   FIG. 6 shows an embodiment of the crosspoint circuit in the crossbar switch of the present invention. Block diagram,   FIG. 7A is a diagram showing a schematic operation of the cross point circuit according to the present invention. Flow diagram showing one method,   FIG. 7B and FIG. 7C show schematic operations of the cross point circuit in the present invention. A flow diagram illustrating another method for performing, and   FIG. 8 is a graph of a waveform that appears during the operation of the embodiment of the present invention.Detailed Description of the Preferred Embodiment   FIG. 1 is a block diagram showing a switching system having a crossbar switch according to the present invention. 1 shows an embodiment of the system. This embodiment uses one crossbar switch 1 05 and a plurality of source data port input buffers 110, 120, 130, 14 0, 150, and 160, and a corresponding set of data input paths 115a, respectively. -F, 125a-f, 135a-f, 145a-f, 155a-f and 165 a to f and data output paths 118, 128, 138, 148, 158 and 16 8, destination data ports 10, 20, 30, 40, 50 and 60, and Arbitration for data ports 10, 20, 30, 40, 50 and 60 Arbitration unit 170 (for a total of 6 arbitration units) You. Input buffer of data port 2 to input buffer of data port 5, that is, , Data port input buffers 120, 130, 140 and 150, and Data input paths 125a-f, 1 respectively associated with data port input buffers. 35a-f, 145a-f and 155a-f are not shown in FIG. However, these data port input buffers and data input paths Input buffer 110 of source data port 1 and input buffer of source data port 6 160 and a data input path 1 corresponding to each of these input buffers. It is understood that these are structurally equivalent to 15a-f and 165a-f. There will be.   Further, although not shown in FIG. 1, the source data port 1 Connected to the input buffer 110 and the data output path 118 of the original data port 1 Source data port 2 and the input buffer 120 of the source data port 2 Data output path 128, and the source data port 3 Connected to the input buffer 130 of port 3 and the data output path 138, The original data port 4 is connected to the input buffer 140 of the source data port 4 and the data output. Connected to the path 148, and the source data port 5 is Connected to the input buffer 150 and the data output path 158 of the The source data port 6 is connected to the input buffer 160 of the source data port 6 and the data output. It will be appreciated that it is connected to path 168. In the present invention, each data Data port is a routing device, network device, or computer device. It can be a chair, a peripheral device, or the like.   Each source data port input buffer 110, 120, 130, 140, 1 50 and 160 are corresponding sets of data input paths 115a-f, 125a -F, 135a-f, 145a-f, 155a-f and 165a-f It is. Each set of data input paths 115a-f, 125a-f, 135a- f, 145a-f, 155a-f and 165a-f are respective data input paths. Is connected to the crossbar switch 105. in this case, Data output paths 118, 128, 138, 148, 158 and 168 also Connected to crossbar switch 105. Further, each data output path 118 , 128, 138, 148 , 158 and 168 are the corresponding destination data ports 10, 20, 30, 40 , 50 and 60. Each destination data port 10, 20, 30, Arbitration unit 1 associated with 40, 50 and 60 respectively 70 is the respective source data port input buffer 115, 125, 135, 14 5, 155 and 165 and connected to crossbar switch 105 Is done. Of the crossbar switch 105 and the arbitration unit 170 Each has a clock signal input.   Generally speaking, the operation of the system is one or more from one source data port. Including moving data to two or more destination data ports. For example, outgoing The source data port 1 is the destination data port 60 corresponding to the source data port 6 To transfer data to the input buffer 110 of the source data port 1 First, a data packet or data frame to be transmitted Loaded. Such a data frame contains address information as described later. Or has a data packet that contains other bit information such as priority information ing. Each data packet is stored in the source data Data packet is loaded into the data section corresponding to the data packet itself, and each data section is loaded. Transmitted through the data input path associated with the application. Next, the relevant arbit The translation unit 170 connects to the source data port 6 to receive the data. It is determined whether the corresponding destination data port 60 is available. Data port Arbitration once the destination data port 60 corresponding to The operation unit uses the crosspoint circuit 210 to input data and output data. Enables electrical connection with the force path. As a result, the data packet Is switched to the output path 168 of the destination data port 6. That is, a route to the output path 168 is selected. In this case, the output path 168 is connected to the destination data port 60 corresponding to the source data port 6 Will be.   In other embodiments of the invention, more than seven or less than five source data points Port or destination data port, 7 or more or 5 or less source data ports Provide an input buffer and seven or more or five or less data output paths It is also possible. In addition, seven or more or five or less data sections, 7 or more such connections from each data port input buffer to the crossbar switch It is also possible to provide up or five or fewer paths.   The block diagram of FIG. 2 shows an embodiment of the internal circuit of the crossbar switch 105. Things. In this block diagram, each cross point circuit 210 Cross with horizontal and vertical buses connected to each other at the center section A point matrix is shown. In this case, the complete data entry path 115a-f, 125a-f, 135a-f, 145a-f, 155a-f and And 165a-f have horizontal buses and data output paths 118, 128, 1 38, 148, 158 and 168 have vertical buses. Further, FIG. The system has destination data ports 10, 20, 30, 40, 50 and 60. I have. Each destination data port 10, 20, 30, 40, 50 and 60 Has an associated arbitration unit 170.   Each data input path 115a-f, 125a-f, 135a-f, 145a To f, 155a to f, and 165a to f correspond to the crossbar switch 105. To achieve dedicated access, each source data port input buffer 11 Data section 310a of 0, 120, 130, 140, 150 and 160 Connected to f It is. Further, each of the data input paths 115a-f, 125a-f, 135a- f, 145a to f, 155a to f, and 165a to f 10, each data at an intersection where any two paths intersect Electrically connected to output paths 118, 128, 138, 148, 158 and 168 I do. Thus, in one embodiment of the present invention, six source data port inputs are provided. Force buffer exists. Each of these source data port input buffers has 6 One data section, 36 data input paths, 6 data output paths, , 216 types of cross point circuits in the crossbar switch 105 (each data (There are 36 types of cross point circuits for the output path). Further Each arbitration unit 1 associated with each destination data port 70 is the respective source data port input buffer 110, 120, 130, 14 0, 150 and 160, and to the crossbar switch 105 Is done.   The arbitration unit 170 will be described later with reference to FIG. In order to provide an enable signal to the crosspoint circuit 210, Arbitrator that generates a grant signal combined with a lock signal It has application logic. Further, the arbitration unit 170 One example is U.S. Patent Application No. , “Packet switch Method and Apparatus for Accessing Routing Device Output in a Routing Network " Under the name of Jeffrey D. Larson, Albert Mu and Th omas M.S. Related application filed on February 22, 1996 by Wicki It is described in. Further, each data input path 115a-f, 125a- f, 135a-f, 145a-f, 155a-f and 165a-f Data output paths 118, 128, 138, 148, 158 and 168 This is a bit data path. In another embodiment, the bits of each data path Width can be greater than 70 bits or less than 70 bits Noh. Furthermore, each data path is 10 millimeters ("mm") long It is also possible to have more conductive elements.   In the present invention, each input buffer 110, 120, 130, 140, 15 Dedicated input path 115a from 0 and 160 to the crossbar switch 105 -F, 125a-f, 135a-f, 145a-f, 155a-f and 165 One advantage provided by providing a to f is that a single non-dedicated input path can be used. Arbitration to gain access to the crossbar switch Omission) can improve the data throughput in the system. That is. Enable. Other advantages of the invention will be described in more detail hereinafter. So, by removing the internal blocking, as before, That is, the data throughput in the system can be improved.   FIG. 3 illustrates loading a data packet into the source data port input buffer. 1 shows an embodiment of the transmission source data port of FIG. In FIG. 3, the explanation is simplified. Therefore, the input buffer 110 of the source data port 1 is shown as a representative. . However, the general principles described here are the basis for the remaining source data ports. Also applies to input buffers 120, 130, 140, 150 and 160. Will be easily understood. In the above embodiment, the source data ports 1 and 6 Input port of source data port 1 with data sections 310a-f of 110 and six input paths 115 a-f of the source data port 1. each Each data section 31 Oa-f are connected to input paths 115a-f respectively corresponding to themselves. Each data packet is typically routed to its own data section 310a-f. Loaded. In addition, the priority and priority for each particular data packet A header providing destination address information is associated with each data packet. You. Address information and priority information related to the data packet are attached. The added data packet is called a data frame. Each data packet Can be directed to the same destination data port or to different destinations. Is directed to the destination data port. In another embodiment of the invention, the input buffer The number of data sections of the above may be larger than that of the above-described embodiment. You can do it, you can reduce it.   The flow chart of FIG. 4 corresponds to the source data port 1 to the source data port 6. As an example of transmitting a plurality of data packets to the destination data port 60 FIG. 2 shows a schematic method for operating one embodiment of the invention used. You. As shown in step 350, the system of the present invention is started and the source data port is started. The data packet is transmitted to the destination data port 60 corresponding to port 6. If so, each data packet is, as shown in step 355, Corresponds to the data packet itself in input buffer 110 of source data port 6 Data sections 310a-f. In addition, each data packet The packet has one header. This header is associated with each of the above data packets In addition to the priority information indicating the priority level Provide destination information indicating transmission to the destination data port 60 corresponding to the port 6 It is for. A data packet in the appropriate data section 310a-f After loading, as shown in step 360 As such, the system of the present invention uses a data arbitration process The source data port 6 is available to receive the. data Once the destination data port 60 corresponding to port 6 becomes available, step As shown at 365, the system described above includes a data section 310a-f for each data section 310a-f. Is transferred to the crossbar switch 105. At step 365 Indicates that each data packet has a data section corresponding to this data packet. From 310a-f, input of dedicated data port 1 of each data packet itself Transferred through paths 115a-f. The input paths 115a to 115f are respectively It is connected to the corresponding data sections 310a-f. Step 3 As shown at 70, the data packet is transmitted to the input path 115a of the data port 1. To f, the output path 168 corresponding to the data port 6 is switched. That is, the route to the output path 168 is selected. After that, the data packet The packet is sent to the destination data port 60 corresponding to the data port 6. Each Since the data packet has its own data path, the above system , Transmit data from data input buffer 110 to crossbar switch 105 Does not require performing a separate arbitration process.   The present invention relates to each data packet and the data packet corresponding to the data packet. Demonstrates benefits for data packets with their own dedicated input path Is what you do. In this case, the dedicated input path is the crossbar switch 105 Directly connected to One advantage of implementing the invention as described above is that Have one arbitration process instead of arbitration process Access to the crossbar switch 105 Contention to get rid of and a system according to the invention But currently completes arbitration process in one clock cycle It is possible to make it possible. Here, the input path of a single data port 1 is When transmitting a data packet to the crossbar switch 105 through the The time required to perform arbitration process arbitration Eliminate system and system resources to significantly improve data signal transmission speed Is done.   The block diagram of FIG. 5 shows that multiple source data ports have at least one shared Of the internal part of the present invention when attempting to transmit to a destination data port. It shows an embodiment. In the embodiment shown in FIG. Crossbar switch 105 and destination data ports 10, 20, 30, 40, 50 and 60 and source data port input buffers 110, 120, 130, 140, 150 and 160, and data input paths 115a-f, 125a-f, 135a-f, 145a-f, 155a-f and 165a-f, and data output Passes 118, 128, 138, 148, 158 and 168 and a plurality of crossports And an int circuit 210. Each cross point circuit 210 has the above data At the intersection where each of the input paths intersects with each of the above data output paths And data input paths 115a-f, 125a-f, 135a-f, 145a- f, 155a-f and 165a-f, and data output paths 118, 128, 13 8, 148, 158 and 168. A set of flow lines in FIG. 5 ( The dashed line along the data path) indicates the source data port Current and possible flows from the input buffer to the destination data port FIG.   Here, for simplicity of explanation, the transmission is performed in the same manner as in the process of FIG. The data packet from the original data port 1 is transmitted to the destination Consider a case where the data is loaded into the data port 60 and transmitted. In addition, the source The data packet from the data port 4 is output to the output path 1 corresponding to the data port 2. 28 to be transmitted to the destination data port 20 of the data port 2 via Data port via the output path 138 corresponding to the data port 3. A data packet to be transmitted to the destination data port 30 of the port 3; Destination port of the same data port 6 via the output path 168 corresponding to Consider the case where one wants to have a data port to be transmitted to 60. This In such a case, the process is the same as that for the data packet as described in FIG. The data packet from the source data port 4 is a header that provides destination information. Along with the data section in the input buffer 140 of the source data port 4 Loaded into Here, the destination information is transmitted from the source data port 4. Specific packet should be forwarded to destination data port 20 of data port 2 Should be forwarded to the destination data port 30 of data port 3, or This indicates whether the data should be transferred to the destination data port 60 of the data port 6. Further, the header may be associated with another data packet of the specific data packet. Priority information indicating the relative priority of the user.   To illustrate the operation of the embodiment of FIG. 5, the input buffer 14 of the source data port 4 The data packet in the first data section at 0 has high priority And is directed to the destination data port 60 corresponding to the data port 6 think of. Further, the data packet in the second data section is Have a tee, Also, consider a case where the data is directed to the destination data port 30 corresponding to the data port 3. I can. Furthermore, the data packets in the fourth data section may have a lower priority. To the destination data port 20 corresponding to the data port 2 Consider the case. At present, source data port 1 is associated with data port 6. Since the data packet is being transmitted to the corresponding destination data port 60, the data port Arbitration unit 170 associated with destination data port 60 of port 6 Does not permit access to destination data port 60 of data port 6. I'm trying. However, the destination data port 20 of data port 2 and Arbitration user associated with the destination data port 30 of the data port 3 Unit 170 provides a data port that can be used to receive data packets. Find out each.   The present invention relates to a data packet directed to the destination data port 20 of the data port 2. And a data packet directed to the destination data port 30 of the data port 3 Are transmitted from the corresponding data sections. in this case, Each of these data packets is a data packet in the first data section. Transmission is possible despite having a lower priority. Paraphrase Then, in the present invention, the destination data port 6 of the data port 1 to the data port 6 0 is currently being transmitted, so the destination data port of data port 6 is Transmitting relatively high priority data packets destined for If not, the data port 2 is directed to the destination data port 20. Data packet of relatively low priority and destination data of data port 3 Transmit relatively low priority data packets destined for port 30 It becomes possible. Input port of source data port 4 Dedicated data input path provided for each data section in the buffer 140a-f allows relatively low priority data packets to be High priority data packets are sent to the crossbar switch 105 as data packets. This eliminates the need to wait for the transmission of the packet.   One embodiment of the present invention provides for the access of a particular data port or multiple data ports. General hardware or software in determining availability Or a normal arbitrage with a combination of hardware and software Use options. In another embodiment, the invention is directed to a U.S. Pat. Application number "Routing devices in packet switching networks And Jeffrey D. Lar son, Albert Mu and Thomas M.S. 19 by Wicki Arbitrage as disclosed in a related application filed on February 22, 1996 It is possible to use alternative devices and arbitration methods.   The embodiment of the present invention as described above uses one data input buffer 11. 0, 120, 130, 140, 150 and 160 data sections Each data output path 110, 120, 13 in the crossbar switch 105 Dedicated data input path 115a leading to 0, 140, 150 and 160 -F, 125a-f, 135a-f, 145a-f, 155a-f and 165 7 illustrates the benefits of providing a to f. Each dedicated data input path 115a- f, 125a-f, 135a-f, 145a-f, 155a-f and 165a .. F exist in one data input path to the crossbar switch 105 first. Eliminates the initial arbitration required beforehand to access the Can be abbreviated it can. Each dedicated data input path 115a-f, 125a-f, 135a- f, 145a-f, 155a-f and 165a-f also King's problem can be solved. The reason is that one source data Waiting for transmission from another data section of the data input buffer. Relatively low priority despite the presence of relatively high data packets Is permitted to be transmitted to the crossbar switch 105. Can be According to the present invention, internal blocking does not occur for the above reasons. In the present invention, the data transmission through the crossbar switch 105 is faster than in the past. Is provided.   FIG. 6 is a block diagram showing a cross point in the crossbar switch 105 of the present invention. 4 shows an embodiment of the circuit 210. Here, the cross point circuit 210 Have a differential reduced voltage swing circuit configuration. By switching action Voltage swings to achieve multiple switch states are determined by crossing or adjacent conductors. In consideration of the differential mode noise of a magnitude that can be generated by the 0 millivolts ("mV"). The above cross point circuit Path 401, reduced voltage swing line V1 402, reduced voltage swing line V2 403. Each data input path 115a-f, 125a-f, 135a-f, 145a-f, 155a-f and 165a-f The cross point circuit includes a data line 410, an inverter 415, and an Field Effect Transistors ("FETs") M1 420, M2 430, M3 44 A set of field effect transistors ("FETs") such as 0 and M4 450 And an enable line 405. As a result, one embodiment of the present invention is: Each data output path 11 8, 128, 138, 148, 158 and 168 36 sets of elements will be provided. Further, each data port 10, 20, 30,. For 40, 50 and 60, the cross-point circuit includes a sense amplifier 48 0, sense amplifier lines A 460 and B 470, and Amplifier output line 490. As a result, in one embodiment of the present invention, Each of the data output paths 118, 128, 138, 148, 158 and 1 Along 68, there will be six sets of such components.   The precharge circuit 401 includes two reduced voltage swing lines V1 40 2 and V2 403. Further, each data input path 115a- f, 125a-f, 135a-f, 145a-f, 155a-f and 165a , The enable line 405 is connected to the field effect transistor M1 420 And M2 430. Further, the data line 410 Is connected to the gate of the field effect transistor M3 440, and 415. This inverter 415 includes a field effect transistor M4 Connected to 450 gates. Further, each of the data input paths 115a-f, 1 25a-f, 135a-f, 145a-f, 155a-f and 165a-f In short, data lines 410 are connected to each data input path. other In an embodiment, the data input path is the data line 410 itself.   The field effect transistor M1 420 has a reduced voltage swing line V1 402 And the field effect transistor M2 is connected to the reduced voltage swing line V2 40 3 is connected. Two field effect transistors M1 420 and M2 430 Shaped transistor circuit To achieve. Similarly, two field-effect transistors M3 430 and M4 4 40 also forms a transistor circuit. In addition, two field effect transistors Data M1 420 and M2 430 form a differential circuit pair. Similarly, The two field effect transistors M3 430 and M4 440 are also differential circuits. Form a pair. Further, each data output path 118, 128, 138, 14 8, 158 and 168, the reduced voltage swing line V1 402 Connected to the sense amplifier line A 460, while the reduced voltage swing line V2 403 is connected to sense amplifier line B 470. Two more Sense amplifier lines A 460 and B 470 connect to sense amplifier 480 Is done. This sense amplifier 480 is connected to a sense amplifier output line 490. You. This sense amplifier output line 490 is connected to each data output path 118,12. 8, 138, 148, 158 and 168. In other embodiments, , The data output path is the sense amplifier output line 490 itself.   FIG. 7A is a flowchart illustrating a schematic operation of the cross-point circuit 210 according to an embodiment. FIG. When the cross point circuit 210 starts operating (step 700), First, the first reduced voltage swing line and the second reduced voltage swing line Is charged to a predetermined voltage level (step 705). Next, As shown in step 710, a predetermined value in the first reduced voltage swing line The voltage level is discharged, while the reserve in the second reduced voltage swing line is The predetermined voltage level is maintained. Further, as shown in step 715, A clock signal is received by the sense amplifier, and the clock signal The power amplifier starts operating or is set to the ON state. In addition, Shown in step 720 As described above, the sense amplifier has a first reduced voltage swing line and a second reduced voltage swing line. Output to generate full swing output based on voltage difference from pressure swing line Trigger the signal. Finally, as shown in step 725, the output signal is Is sent to the destination data port.   7B and 7C show the cross point circuit 2 shown in FIG. 10 shows an embodiment of the operation of No. 10. In the embodiment of FIGS. 7B and 7C, When the system starts an operating cycle at the rising edge of the clock signal ( Step 727), the precharge circuit 401 is turned on and enabled. The signal goes inactive. At this time, as shown in step 730, the reduced voltage Swing line (RVS line) V1 402 and reduced voltage swing line V 2 403 is charged by the precharge circuit. As a result, both reduced power A predetermined voltage level such as a power supply voltage Vcc for both the voltage swing lines Charged until. Reduction voltage swing line V1 402 described above and reduction When the voltage swing line V2 403 is being charged (step 730), As shown in step 735, a field effect transistor along data line 410 The data signal is transmitted to the data M3 440. This data signal is also transmitted to step 7 As shown at 35, the field effect transistor M3 440.   Here, the field effect transistor M3 440 and the field effect transistor M 4 By setting conditions in advance for both gates of 450, The data signal is loaded so that the proper state of the signal is achieved (step 740). Next, as shown in step 745, the above system is enabled Signal arrives Check if it is. If the enable signal has not arrived, Is set in advance for the field effect transistors M3 440 and M4 450. Continue to make settings. On the other hand, the enable signal is If present (logic is high “1” = 1), then shown in step 750 Thus, precharge circuit 401 is set to the off state. On the other hand, As shown in FIG. 755, the field effect transistor M1 420 and the field effect transistor Both transistors M2 430 are set to the ON state. The enable signal is It is generated based on a permission signal from the bitration circuit 170. This permission signal Is controlled by a clock signal.   Further, as shown in step 760, the above system may include an enable signal At that point, the data signal along data line 410 is at a logic high level ( “High”), for example, it is determined whether or not it is 1. If the data signal is If it is at a high level (“High”), the electric field is Including effect transistor M1 420 and field effect transistor M3 440 The transistor circuit is set to the ON state and, as shown in step 770, The reduced voltage swing line V1 402 is connected to the ground through the transistor circuit described above. It is discharged until it reaches the threshold level. Conversely, as shown in step 770, Field effect transistor M2 430 and field effect transistor M4 450 The transistor circuit is turned off. Because the inverted data Is logically low (“Low”), for example, 0, so that the electric field effect This is because the transistor M4 450 is deactivated. Field effect transistor The column of the star M2 430 and the field effect transistor M4 450 is turned off. By setting As shown in step 770, the voltage level at reduced voltage swing line V2 403 The bell is held at the level of Vcc.   Further, as shown in step 785, the reduced voltage swing line V1 402 At the same time as being transmitted along sense amplifier line A 460. In addition, the voltage level at reduced voltage swing line V2 403 is It is transmitted along line B 470. Here, sense amplifier line A 460 And the signal on both sense amplifier line B 470 Used to drive 0. Further, as shown in step 790, The sense amplifier 480 receives the clock signal. This clock signal is high level ( If “High”), the sense amplifier 480 starts operating. Step As shown in step 795, when the sense amplifier 480 starts operating, this sense increase occurs. The width unit 480 includes a reduced voltage swing line V1 402 and a reduced voltage swing line. An output signal is generated based on a voltage difference between the output signal and V2 403. In this case, The pressure difference is at least 500 m at an operating frequency of 200 megahertz (MHz) V. Then, as shown in step 800, generate The resulting output signal can be 3.3 volts or 3.3 volts depending on the specific nature of sense amplifier 480. Is a full swing output of one of the ground levels (0 volts).   On the other hand, in step 760, the data signal goes high (“High”). ), But at a low level (“Low”), as shown in step 775 , The field effect transistor M3 is turned off, and the field effect transistor The star M4 450 is set to the ON state. As a result, the field effect transistor M 14 and the circuit including the field effect transistor M3 440 is turned off. The field-effect transistor M2 430 and the field-effect transistor The circuit including the data M4 450 is turned on. Field effect transistor M1 42 0 and the circuit including the field effect transistor M3 440 is off. Therefore, as shown in step 780, the voltage at the reduced voltage swing line V1 is The pressure level is maintained at the voltage of Vcc. On the other hand, as shown in step 780 above As described above, the voltage level of the reduced voltage swing line V2 is turned on. Field effect transistor M2 430 and field effect transistor M4 45 Discharged through a circuit containing zero. Further, as shown in step 785, the first Reduced voltage swing line V1 402 and second reduced voltage swing line V The voltage levels at both 2 403 are transmitted to the sense amplifier. further, As shown in step 790, the sense amplifier has a reduced voltage swing line V 1 402 and the voltage level of the reduced voltage swing line V2 403 Measure the voltage difference between. Further, as shown in step 790, the sense increase Bander 480 receives the clock signal. High level (“High”) clock When a signal is received, the sense amplifier 480 starts operating. Steps As shown at 795, when the sense amplifier 480 starts operating, The device 480 includes the voltage of the reduced voltage swing line V1 402 and the reduced voltage swing line. An output signal is generated based on a voltage difference between the voltage of the input V2 403 and the voltage of the input V2 403. further, As shown in step 800, the output signal generated as described above is 3.3 volts or ground level (0 volts) depending on the specific nature of amplifier 480 ) Output of either full swing.   In an embodiment of the present invention, sense amplifier 480 is a general sense amplifier. . Alternatively, U.S. patent application Ser. , "The source with positive source feedback 199 by Albert Mu under the name "Locked Sense Amplifier". A sense amplifier as described in a related application filed on February 22, 2006; It is also possible to use. Further, in the present invention, the sense amplifier Output based on the clock signal and the voltage difference instead of the swing voltage level By generating a signal, it is possible to achieve a reduced voltage signal swing. to enable. In addition, the above-described system provides an electrical connection between the two reduced voltage swing lines. Despite triggering or generating an output signal based on pressure differential, Either 3.3 volts or ground level (0 volts) at amplifier 480 Can be generated. This full swing output signal The signal from the sense amplifier output line 490 To the data output path connected to   The reduced voltage swing type cross point circuit is connected to the crossbar switch bus. Multiple data input paths can be connected to the above crossbar switch without burdening the Enables connection to a bus. The cross point circuit of the present invention as described above One advantage of the implementation is that the data port can be routed through the crossbar switch bus. Or multiple data packets to the data port at the same time. Such an approach can remove internal blocking, so Is to increase the speed of the system. Further, the cross point circuit 210 has one When switching from one state to another, it is necessary to achieve a certain voltage level. Instead, use reduced voltage swing operation based on a sufficient voltage difference. It is possible to This allows the above system to Before switching to another state, the voltage level on the reduced voltage swing line is System speed because you don't have to wait for Increase. Another advantage of the inventive concept, as described above, is the low data bus. Using the reduced voltage swing reduces the overall power consumed within the chip Therefore, power consumption can be reduced. Furthermore, different reduced voltage switches Output signal or trigger based on the voltage difference between On a chip that may adversely affect system operation It is possible to suppress a decrease in power supplied to the vehicle.   FIG. 8 is a graph of a waveform that appears during the operation of the embodiment of the present invention. In FIG. The waveforms include a clock signal, an enable signal, a data signal, a Vcc1 signal, and Vcc2 signal is included. At one rising edge of the clock signal, The enable signal is in the inactive state, and the operation of the precharge circuit 410 starts. I do. As a result, both the signal of Vcc1 and the signal of Vcc2 Voltage level. At this time, the data signal coming into the above system is The state becomes a high level (“High”), that is, a state of 1. Enable signal Is activated, the operation of the precharge circuit is stopped and the precharge circuit is turned off. this At this time, since the data signal is at a high level (“High”), Vc The signal of c1 is grounded via the field effect transistors M1 and M3. Start discharging until it is. On the other hand, the signal of Vcc2 is Held at pressure level. At the rising edge of the clock signal, a sense amplifier Starts operating and triggers the output signal based on the voltage difference between Vcc1 and Vcc1. And generate.   Furthermore, when the clock signal reaches another rising edge, it is precharged. The operation of the circuit starts again, and the circuit is turned on. At this time, the active enable signal is The signal will soon become inactive. Voltage signals Vcc1 and Vcc2 are again rise to cc voltage level You. During the period of rising to the voltage level of Vcc, the data signal is at the low level (“ Low "), that is, the state of 0. Enable is also possible. When the precharge signal becomes active again, the operation of the precharge circuit stops and the precharge circuit turns off. Become. At this time, the data signal is in a low level (“Low”) state. The signal of Vcc2 is grounded via the field effect transistors M2 and M4. Start discharging to the level. On the other hand, the signal of Vcc1 cc voltage level. At the rising edge of the clock signal, Vc The sense amplifier is triggered again according to the voltage difference between c1 and Vcc2.   Until now, the present invention has been implemented under the environment of Packet Switching. Has been described, the system and method of the present invention may be used, for example, for circuit switching ( Circuit Switching) environment can be applied to other switching environments It is possible. In such a circuit switching environment, competition within the switch circuit Since there is no match, no buffering action by a buffer or the like occurs.

───────────────────────────────────────────────────── 【要約の続き】 路は、第１および第２の低減電圧スイングラインと、各 々のデータ入力パスに対する第１および第２のトランジ スタ回路と、１つのデータポートに対応するセンス増幅 器とを備える。第１の低減電圧スイングラインは、第１ のトランジスタ回路に接続されると共に、第２の低減電 圧スイングラインは、第２のトランジスタ回路に接続さ れる。さらに、第１および第２の低減電圧スイングライ ンのいずれも、センス増幅器に接続される。上記クロス ポイント回路からなるユニットを動作させる方法は、第 １および第２の低減電圧スイングラインを予め定められ た電圧まで充電するステップと、第１の低減電圧スイン グラインから上記電圧を放電するステップと、上記第２ の低減電圧スイングラインにおける上記電圧を保持する ステップと、センス増幅器にてクロック信号を受信する ステップと、第１および第２の低減電圧スイングライン 間の電圧差に基づいて出力信号を生成するステップとを 有する。────────────────────────────────────────────────── ─── [Continuation of summary] The path includes first and second reduced voltage swing lines and First and second transitions for each data input path Circuit and sense amplifier corresponding to one data port And a container. The first reduced voltage swing line is the first reduced voltage swing line. And a second reduced power supply. The voltage swing line is connected to the second transistor circuit. It is. Further, the first and second reduced voltage swing lines Both are connected to a sense amplifier. Above cross The method of operating a unit consisting of point circuits The first and second reduced voltage swing lines are predetermined. Charging to a reduced voltage; and a first reduced voltage swing. Discharging the voltage from the ground; Hold the above voltage in the reduced voltage swing line Step and receive clock signal by sense amplifier Step and first and second reduced voltage swing lines Generating an output signal based on a voltage difference between the two. Have.

Claims (1)

【特許請求の範囲】 １．複数のデータパケットを選択的に転送するためのスイッチングシステムで あって、１つのスイッチと、第１のデータセクションおよび第２のデータセクシ ョンを含む入力バッファと、あて先データポートとを有しており、該スイッチン グシステムは、 前記入力バッファから前記スイッチへ前記データパケットを転送するために、 前記第１のデータセクションに接続される第１の入力パス、および、前記第２の データセクションに接続される第２の入力パスと、 前記複数のデータパケットを前記あて先データポートへ伝送するために、前記 あて先データポートに接続される出力パスと、 前記第１および第２の入力パスから前記出力パスへデータを切り替えるために 、前記第１の入力パスおよび前記出力パスに接続される第１のクロスポイント回 路、および、前記第２の入力パスおよび前記出力パスに接続される第２のクロス ポイント回路とを備えることを特徴とするスイッチングシステム。 ２．前記クロスポイント回路が、差分信号の値に基づいて複数のロジック状態 を切り替えるための低減電圧スイング回路である請求項１記載のスイッチングシ ステム。 ３．前記低減電圧スイング回路が、さらに、フルスイング出力信号を生成する ためのセンス増幅器を備えており、該センス増幅器は、前記低減電圧スイング回 路に接続される請求項２記載のスイッチングシステム。 ４．前記スイッチングシステムが、さらに、前記データパケットを受信する際 に前記あて先データポートが利用できるか否かを決定するためのアービトレーシ ョンユニットを備えており、該アービト レーションユニットは、前記スイッチに接続される請求項１記載のスイッチング システム。 ５．前記スイッチングシステムが、さらに、パケットスイッチングシステムを 備える請求項１記載のスイッチングシステム。 ６．前記スイッチングシステムが、さらに、回路スイッチングシステムを備え る請求項１記載のスイッチングシステム。 ７．複数のデータパケットを選択的に転送するために、１つのスイッチと、複 数の出力パスと、複数のデータセクションを含む入力バッファとを有しており、 該データセクションの各々は、複数の入力パスの各々に接続されるスイッチング システムにおいて、 前記複数のデータパケットを前記複数のデータセクションへロードするステッ プと、 前記複数のデータパケットの各々を保持する前記複数のデータセクションの各 々に接続された前記複数の入力パスの各々を通して、該複数のデータパケットの 各々を前記スイッチへ転送するステップと、 前記複数の入力パスの各々から前記複数の出力パスの１つへ前記複数のデータ パケットの各々を切り替えるステップとを備えることを特徴とする、データを転 送するための方法。 ８．前記複数の入力パスの各々を前記スイッチに接続するステップをさらに備 える請求項７記載の方法。 ９．前記複数のデータパケットの各々を切り替えるステップが、前記複数の入 力パスの１つと前記複数の出力パスの１つとを電気的に接続するステップを含む 請求項７記載の方法。 10．前記複数のデータパケットの１つを受信する際にあて先データポートが利 用できるか否かを決定するためのステップをさらに備える請求項７記載の方法。 11．複数のデータパケットを選択的に転送するためのスイッチングシステムに 設けられ、かつ、フルスイング出力信号を生成するためのプリチャージ回路を有 する低減電圧スイング式のクロスポイント回路であって、該クロスポイント回路 は、 予め定められた電圧による電荷を移送するために、各々が前記プリチャージ回 路に接続された第１の電圧ラインおよび第２の電圧ラインと、 前記第１の電圧ラインに接続されると共に、オン状態のときに、前記第１の電 圧ラインの電圧による前記電荷を放電する第１のトランジスタ回路と、 前記第２の電圧ラインに接続されると共に、オン状態のときに、前記第２の電 圧ラインの電圧による前記電荷を放電する第２のトランジスタ回路と、 クロック信号を受信するための１つの入力と、第１の入力ラインと、第２の入 力ラインと、１つの出力とを有するセンス増幅器とを備え、 前記クロック信号が高レベルであり、かつ、前記第１の電圧ラインにおける電 圧と前記第１の電圧ラインにおける電圧との間の差分電圧レベルが存在する場合 に、前記出力にてフルスイング出力信号を生成するために、前記第１の入力ライ ンが、前記第１の電圧ラインに接続されると共に、前記第２の入力ラインが、前 記第２の電圧ラインに接続されることを特徴とするクロスポイント回路。 12．第１のセンス増幅器ラインが、前記センス増幅器の前記第１の入力ライン に対応する第１の入力に接続されると共に、前記第１の電圧ラインに接続される 請求項11記載のクロスポイント回路。 13．第２のセンス増幅器ラインが、前記センス増幅器の前記第２の入力ライン に対応する第２の入力に接続されると共に、前記第２ の電圧ラインに接続される請求項11記載のクロスポイント回路。 14．前記第１のトランジスタ回路が、第１の電界効果トランジスタおよび第２ の電界効果トランジスタを有しており、該第１のトランジスタ回路内の該第１の 電界効果トランジスタは、前記第１の電圧ラインに接続される請求項11記載のク ロスポイント回路。 15．前記第２のトランジスタ回路が、第１の電界効果トランジスタおよび第２ の電界効果トランジスタを有しており、該第２のトランジスタ回路内の該第１の 電界効果トランジスタは、前記第２の電圧ラインに接続される請求項11記載のク ロスポイント回路。 16．前記第１のトランジスタ回路をオン状態に設定するためのイネーブル信号 およびデータ信号を送出するために、該第１のトランジスタ回路内の前記第１の 電界効果トランジスタが、前記イネーブル信号に接続されると共に、該第１のト ランジスタ回路内の前記第２の電界効果トランジスタが、前記データ信号に接続 される請求項14記載のクロスポイント回路。 17．前記第２のトランジスタ回路をオン状態に設定するためのイネーブル信号 、および反転されたデータ信号を送出するために、該第２のトランジスタ回路内 の前記第１の電界効果トランジスタが、前記イネーブル信号に接続されると共に 、該第２のトランジスタ回路内の前記第２の電界効果トランジスタが、前記反転 されたデータ信号に接続される請求項15記載のクロスポイント回路。 18．複数のデータパケットを選択的に転送するために、低減スイング式のクロ スポイント回路が、第１の電圧ラインと、第２の電圧ラインと、センス増幅器と を有するスイッチングシステムにおいて、 前記第１の電圧ラインおよび前記第２の電圧ラインを、予め定められた電圧レ ベルまで充電するステップと、 前記第１の電圧ラインにおける前記の予め定められた電圧レベルを放電するス テップと、 前記の予め定められた電圧レベルを放電するステップと同時に、前記第２の電 圧ラインにおける前記の予め定められた電圧レベルを保持するステップと、 前記センス増幅器にて高レベルのクロック信号を受信するステップと、 前記クロック信号が到達したときに、前記第１の電圧ラインにて放電される前 記の予め定められた電圧レベルと、前記第２の電圧ラインにて保持される前記の 予め定められた電圧レベルとの間の差分電圧レベルに基づき、出力信号を生成す るステップとを備えることを特徴とする、前記クロスポイント回路を用いてデー タを転送するための方法。 19．前記の予め定められた電圧レベルを放電するステップが、さらに、トラン ジスタ回路をオン状態に設定するステップを含む請求項18記載の方法。 20．前記出力信号が、フルスイング出力信号である請求項18記載の方法。[Claims]   1. A switching system for selectively forwarding multiple data packets One switch and a first data section and a second data section. An input buffer including a switch and a destination data port. System   To transfer the data packet from the input buffer to the switch, A first input path connected to the first data section; and A second input path connected to the data section;   Transmitting the plurality of data packets to the destination data port; An output path connected to the destination data port,   To switch data from the first and second input paths to the output path , A first crosspoint circuit connected to the first input path and the output path. Path and a second cross connected to the second input path and the output path A switching system comprising a point circuit.   2. The crosspoint circuit is configured to provide a plurality of logic states based on the value of the differential signal. 2. The switching system according to claim 1, wherein the switching system is a reduced voltage swing circuit for switching between the switching systems. Stem.   3. The reduced voltage swing circuit further generates a full swing output signal A sense amplifier for controlling the reduced voltage swing. 3. The switching system according to claim 2, wherein the switching system is connected to a road.   4. When the switching system further receives the data packet Arbitration for determining whether said destination data port is available Arbitration unit. The switching unit according to claim 1, wherein a switching unit is connected to the switch. system.   5. The switching system further comprises a packet switching system. The switching system according to claim 1, comprising:   6. The switching system further comprises a circuit switching system The switching system according to claim 1.   7. In order to selectively transfer multiple data packets, one switch and multiple A number of output paths and an input buffer containing a plurality of data sections, Each of the data sections is connected to a respective one of a plurality of input paths. In the system,   Loading the plurality of data packets into the plurality of data sections. And   Each of the plurality of data sections holding each of the plurality of data packets Through each of the plurality of input paths connected to the plurality of data packets, Transferring each to the switch;   The plurality of data from each of the plurality of input paths to one of the plurality of output paths; Switching each of the packets. Way to send.   8. Connecting each of the plurality of input paths to the switch. A method according to claim 7, wherein   9. The step of switching each of the plurality of data packets includes: Electrically connecting one of the force paths to one of the plurality of output paths. The method of claim 7.   Ten. When receiving one of the plurality of data packets, a destination data port is used. The method of claim 7, further comprising the step of determining whether it can be used.   11． Switching system for selectively forwarding multiple data packets And a precharge circuit for generating a full swing output signal. Reduced voltage swing type cross point circuit, wherein the cross point circuit Is   In order to transfer the electric charge according to a predetermined voltage, A first voltage line and a second voltage line connected to the path;   Connected to the first voltage line and, when in an on state, the first voltage; A first transistor circuit for discharging the charge by the voltage of the voltage line;   Connected to the second voltage line and, when in the on state, the second voltage line A second transistor circuit for discharging the charge by the voltage of the voltage line;   One input for receiving a clock signal, a first input line, and a second input. A sense amplifier having a power line and one output;   The clock signal is high and the voltage on the first voltage line is low; If there is a differential voltage level between the voltage and the voltage on the first voltage line The first input line to generate a full swing output signal at the output. Is connected to the first voltage line and the second input line is A cross-point circuit connected to the second voltage line.   12． A first sense amplifier line is connected to the first input line of the sense amplifier; And connected to the first voltage line. 12. The cross point circuit according to claim 11, wherein:   13. A second sense amplifier line is connected to said second input line of said sense amplifier; Is connected to a second input corresponding to 12. The cross point circuit according to claim 11, wherein the cross point circuit is connected to the voltage line of (1).   14. The first transistor circuit includes a first field-effect transistor and a second field-effect transistor. Of the first transistor circuit in the first transistor circuit. 12. The method of claim 11, wherein the field effect transistor is connected to the first voltage line. Loss point circuit.   15． The second transistor circuit includes a first field-effect transistor and a second field-effect transistor. Of the first transistor in the second transistor circuit. 12. The method of claim 11, wherein the field effect transistor is connected to the second voltage line. Loss point circuit.   16． An enable signal for setting the first transistor circuit to an on state And transmitting the data signal to the first transistor circuit in the first transistor circuit. A field effect transistor is connected to the enable signal and the first transistor The second field effect transistor in the transistor circuit is connected to the data signal; 15. The cross point circuit according to claim 14, wherein   17． An enable signal for setting the second transistor circuit to an on state; , And in the second transistor circuit for transmitting the inverted data signal. The first field effect transistor is connected to the enable signal and , The second field-effect transistor in the second transistor circuit is connected to the inverting transistor. 16. The cross point circuit according to claim 15, wherein the cross point circuit is connected to the data signal.   18． Reduced-swing closure to selectively transfer multiple data packets A spout circuit includes a first voltage line, a second voltage line, a sense amplifier, In a switching system having   The first voltage line and the second voltage line are connected to a predetermined voltage level. Charging to the bell,   Discharging the predetermined voltage level on the first voltage line; Tep,   Discharging the second predetermined voltage level simultaneously with the discharging of the predetermined voltage level; Maintaining the predetermined voltage level in the pressure line;   Receiving a high level clock signal at the sense amplifier;   When the clock signal arrives and before it is discharged on the first voltage line Said predetermined voltage level and said second voltage line An output signal is generated based on a difference voltage level between a predetermined voltage level and a predetermined voltage level. Data using the cross point circuit. Method for transferring data.   19. The step of discharging the predetermined voltage level further comprises: 20. The method of claim 18, including the step of setting the transistor circuit to an on state.   20. 19. The method of claim 18, wherein said output signal is a full swing output signal.
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