【発明の詳細な説明】
ランダムビット列を発生する回路装置
本発明は、ランダムビット列を発生する回路装置に関する。
例えば暗号技術のような、多くのデータ処理プロセスにおいて、以下ランダム
ビット列と称する１と０とのランダムな分布を有するビット列が必要である。所
定の長さのそのようなランダムビット列は乱数としてみなすことができる。
従来、帰還接続されたシフトレジスタによって発生されるいわゆる擬似乱数が
用いられている。しかし、擬似ランダム発生器の多数の連続する出力値において
次の値を推定することができない場合に限り、擬似乱数はランダムであるにすぎ
ない。擬似乱数はしかし、用いられるシフトレジスタ長に依存する周期性を有し
ている。さらに、シフトレジスタの出力データは一義的に入力データとシフトレ
ジスタのアーキテクチャとに依存している。
真の乱数を従来ディジタル回路において発生することは、従来知られていない
。
従って本発明の課題は、真のランダムビット列を発生する回路装置を提供する
ことにある。
前記課題は、請求項１に記載の回路装置により解決
される。本発明の別の有利な実施形態が、従属請求項に記載されている。
本発明の回路装置では、２つの発振器の出力信号の相対的な位相角がディジタ
ル評価される。発振器の１つがほぼ一定の周波数で発振し、一方別の発振器は周
波数変調される。十分な周波数偏移が生ずる場合、量子化ノイズが支配的になる
。このようにして、乱数として用いることのできるランダムビット列が発生する
。
本発明の実施例において周波数変調は、特に有利には、好ましくは別の周波数
で発振する別の発振器によって行われる。前記別の発振器の出力信号は、有利に
はのこぎり波状経過を有する。この別の発振器も、本発明の別の実施例において
、１つの付加的な発振器によって周波数変調され、前記付加的な発振器も更に別
の発振器によって周波数変調される、以下同様。
周波数変調された発振器は有利な構成では、電圧制御発振器として構成されて
おり、従ってこの発振器は別の発振器の出力によって直接制御することができる
。
位相角の検出は有利に且つ特に簡単には、シフトレジスタによって行うことが
でき、有利には、シフトレジスタのデータ入力側に周波数変調された発振器信号
が印加され、シフトレジスタのクロック入力側に一定の周波数の発振器信号が印
加される。
一定の周波数を有する発振器を、本発明の別の実施例では周波数変調される発
振器に置き換えることができる。
本発明の有利な別の実施例では、シフトレジスタが帰還接続されている。
次に本発明の実施の形態を図を用いて詳細に説明する。
図１は、本発明の回路装置の原理回路図である。
図２は、電圧制御発振器の原理回路図である。
実施形態の説明
図１において、位相検出器ＰＤの第１の入力側に、第１の発振器ＯＳＺ１の第
２の出力信号ｏｕｔ２が加えられている。位相検出器ＰＤの第２の入力側には、
第１の電圧制御発振器ＶＣＯ１の第２の出力信号ｏｕｔ２が加えられている。
発振器ＯＳＺ１，ＶＣＯ１の第２の出力信号ｏｕｔ２はそれぞれほぼ方形波の
経過を有する。また、発振器ＯＳＺ２，ＶＣＯ２は、ほぼのこぎり波状経過を有
する第１の出力信号ｏｕｔ１を供給する。
第１の電圧制御発振器ＶＣＯ１は第２の電圧制御発振器ＶＣＯ２によって制御
され、この第２の電圧制御発振器ＶＣＯ２は、場合によっては図示していないが
破線で示した更に別の電圧制御発振器を介して、第２の自走発振器ＯＳＺ２の第
１の出力信号ｏｕｔ１を用
いて制御される。基本的に第１の発振器ＯＳＺ１も電圧制御発振器として構成す
ることが可能であり、また、１つの発振器或いは複数の発振器有利には電圧制御
発振器の鎖状接続を介して、発振器有利には電圧制御発振器の第１の出力信号ｏ
ｕｔ１を用いて制御される。このことは図１に破線で示した発振器ＯＳＺによっ
て示されている。
有利には位相検出器ＰＤを、当業者にはよく知られているシフトレジスタを用
いて形成することができる。その際有利には、第１の発振器ＯＳＺ１の第２の出
力信号ｏｕｔ２がシフトレジスタのデータ入力側に供給され、第１の電圧制御発
振器ＶＣＯ１の第２の出力信号ｏｕｔ２がシフトレジスタのクロック入力側に供
給される。しかし基本的に、第１の電圧制御発振器ＶＣＯ１の第２の出力信号ｏ
ｕｔ２を位相検出器ＰＤとして機能するシフトレジスタのデータ入力側に印加し
、第１の発振器ＯＳＺ１の第２の出力信号ｏｕｔ２をそのシフトレジスタのクロ
ック入力側に印加することも可能である。
位相検出器ＰＤとして作用するシフトレジスタを、本発明の有利な実施形態に
おいて帰還接続することができる。この場合シフトレジスタの出力信号は、デー
タ入力信号と論理結合されてシフトレジスタの入力側に供給される。さらに、シ
フトレジスタの中間タップを相互に論理結合して、入力側にフィードバックする
ことも可能である。
図２に、ディジタル電圧制御発振器の基本的な構成が示されている。インバー
タＩＮＶの出力側はコンデンサＣを介してアース端子に接続されており、さらに
シュミットトリガとして構成されている比較器ＳＴの入力側に接続されている。
比較器ＳＴの出力側ｏｕｔ２はほぼ方形の信号を供給し、インバータＩＮＶの入
力側にフィードバックされる。例えばインバータＩＮＶの出力が論理”１”に相
当する場合、コンデンサＣは充電される。コンデンサＣにおける電圧が比較器Ｓ
Ｔの閾値を上回る場合には、比較器ＳＴはターンオンされる。つまり、発振器の
出力側を形成する出力側ｏｕｔ２に、同様に論理”１”が生じる。この論理”１
”はインバータＩＮＶの入力側にフィードバックされる。その結果、インバータ
ＩＮＶの出力側の状態は論理”０”に変化する。このことにより、コンデンサＣ
は再び放電する。従って、比較器ＳＴはある所定の時間の後に再びターンオフさ
れる。これにより周期的振動が生じ、この発振周波数は実質的に、コンデンサＣ
の静電容量とインバータＩＮＶの負荷路の抵抗とによって決定される。この抵抗
は、例えば図２に示したようにｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトラン
ジスタによって制御可能に構成されており、これらのトランジスタはそれぞれ、
正の給電電圧端子と本来のインバータのｐ型ＭＯＳトランジスタとの間およびイ
ンバータのｎ型ＭＯＳトランジスタと負の給電電圧端子との間に接続されている
。この制御可能なインバータＩＮＶに、２つの相補的な制御信号ｉｎ１，ｉｎ２
が供給されなければならない。
電圧制御発振器の基本周波数は、コンデンサＣの静電容量の大きさによって決
定される。周波数の変化は、制御信号ｉｎ１，ｉｎ２を用いて、インバータＩＮ
Ｖの負荷路の抵抗を変化することによって行われる。
さらに、ほぼのこぎり波状経過を有する第１の出力信号ｏｕｔ１を供給し、コ
ンデンサＣに接続されているもう１つの別の出力側が設けられている。
本発明の回路装置により、暗号データ加工プロセスにおいて乱数として用いる
ことのできる真のランダムビット列が発生される。DETAILED DESCRIPTION OF THE INVENTION
Circuit device for generating a random bit string
The present invention relates to a circuit device that generates a random bit string.
In many data processing processes, for example cryptography,
A bit string having a random distribution of 1s and 0s called a bit string is required. Place
Such a random bit sequence of fixed length can be regarded as a random number.
Conventionally, a so-called pseudo random number generated by a feedback-connected shift register is
Used. However, for many consecutive output values of the pseudorandom generator
Pseudorandom numbers are only random if and only if the next value cannot be estimated.
Absent. However, pseudorandom numbers have a periodicity that depends on the length of the shift register used.
ing. Furthermore, the output data of the shift register is unambiguously the input data and the shift register.
It depends on the architecture of the Vista.
Conventionally, it is not known that a true random number is generated in a digital circuit.
.
Accordingly, an object of the present invention is to provide a circuit device for generating a true random bit sequence.
It is in.
The problem is solved by the circuit device according to claim 1.
Is done. Further advantageous embodiments of the invention are described in the dependent claims.
In the circuit device of the present invention, the relative phase angle between the output signals of the two oscillators is
Is evaluated. One of the oscillators oscillates at a nearly constant frequency, while the other oscillator
Wave number modulated. Quantization noise dominates when sufficient frequency shift occurs
. In this way, a random bit string that can be used as a random number is generated.
.
In an embodiment of the invention, the frequency modulation is particularly advantageous, preferably at another frequency.
This is done by another oscillator oscillating at. The output signal of said another oscillator is advantageously
Has a sawtooth waveform. This other oscillator is also used in another embodiment of the present invention.
Frequency modulated by one additional oscillator, said additional oscillator also being
The frequency is modulated by the oscillator of the same, and so on.
The frequency-modulated oscillator is advantageously configured as a voltage-controlled oscillator
And therefore this oscillator can be controlled directly by the output of another oscillator
.
The detection of the phase angle can advantageously and particularly simply be carried out by means of a shift register.
And advantageously a frequency-modulated oscillator signal on the data input side of the shift register.
Is applied, and an oscillator signal of a certain frequency is imprinted on the clock input side of the shift register.
Be added.
In another embodiment of the invention, an oscillator having a constant frequency is frequency modulated.
Can be replaced with a shaker.
In another advantageous embodiment of the invention, the shift register is connected in feedback.
Next, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a principle circuit diagram of the circuit device of the present invention.
FIG. 2 is a principle circuit diagram of the voltage controlled oscillator.
Description of the embodiment
In FIG. 1, a first input side of a phase detector PD is connected to a first input terminal of a first oscillator OSZ1.
2 output signal out2 is added. On the second input side of the phase detector PD:
A second output signal out2 of the first voltage controlled oscillator VCO1 has been added.
The second output signals out2 of the oscillators OSZ1 and VCO1 are substantially square waves, respectively.
Have a course. The oscillators OSZ2 and VCO2 have a substantially sawtooth waveform.
A first output signal out1 is supplied.
The first voltage controlled oscillator VCO1 is controlled by the second voltage controlled oscillator VCO2
The second voltage-controlled oscillator VCO2 is not shown in some cases.
Via a further voltage-controlled oscillator shown by the broken line, the second free-running oscillator OSZ2
1 output signal out1
Controlled. Basically, the first oscillator OSZ1 is also configured as a voltage controlled oscillator.
And one or more oscillators, preferably voltage controlled
Via a chain connection of the oscillator, a first output signal o of the oscillator, preferably a voltage-controlled oscillator,
It is controlled using ut1. This is due to the oscillator OSZ shown in broken lines in FIG.
Shown.
Advantageously, a phase detector PD is used, a shift register familiar to those skilled in the art.
Can be formed. Advantageously, the second output of the first oscillator OSZ1 is
A force signal out2 is supplied to the data input side of the shift register, and the first voltage control
The second output signal out2 of the oscillator VCO1 is supplied to the clock input side of the shift register.
Be paid. However, basically, the second output signal o of the first voltage controlled oscillator VCO1
ut2 is applied to the data input side of the shift register functioning as the phase detector PD.
, The second output signal out2 of the first oscillator OSZ1 to the shift register clock.
It is also possible to apply the voltage to the clock input side.
A shift register acting as a phase detector PD is provided in an advantageous embodiment of the invention.
Can be connected back. In this case, the output signal of the shift register is
And input to the input side of the shift register. In addition,
Logically couple the middle taps of the shift register with each other and feed back to the input side
It is also possible.
FIG. 2 shows a basic configuration of the digital voltage controlled oscillator. Invar
The output side of the inverter INV is connected to a ground terminal via a capacitor C.
It is connected to the input side of a comparator ST configured as a Schmitt trigger.
The output out2 of the comparator ST supplies a substantially square signal and the input of the inverter INV.
Feedback to the force side. For example, the output of the inverter INV changes to logic "1".
If so, the capacitor C is charged. The voltage at capacitor C is equal to comparator S
If the threshold T is exceeded, the comparator ST is turned on. In other words, the oscillator
A logic "1" also occurs at the output out2 forming the output. This logic "1"
Is fed back to the input side of the inverter INV. As a result, the inverter
The state on the output side of INV changes to logic "0". This allows the capacitor C
Discharges again. Thus, the comparator ST is turned off again after a certain predetermined time.
It is. This causes a periodic oscillation, the oscillation frequency of which is substantially
And the resistance of the load path of the inverter INV. This resistance
Is, for example, a p-type MOS transistor and an n-type MOS transistor as shown in FIG.
These transistors can be controlled by a transistor.
Between the positive supply voltage terminal and the p-type MOS transistor of the original inverter and
Connected between the inverter n-type MOS transistor and the negative power supply voltage terminal
. This controllable inverter INV has two complementary control signals in1 and in2.
Must be supplied.
The fundamental frequency of the voltage controlled oscillator is determined by the capacitance of the capacitor C.
Is determined. The change of the frequency is determined by using the control signals in1 and in2 and the inverter IN.
This is done by changing the resistance of the V load path.
Furthermore, a first output signal out1 having a substantially sawtooth course is provided,
Another output connected to the capacitor C is provided.
Using the circuit device of the present invention as a random number in the cryptographic data processing process
A true random bit sequence is generated.
【手続補正書】特許法第１８４条の８第１項
【提出日】１９９８年５月１３日
【補正内容】
請求の範囲
１．第１の発振器（ＯＳＺ１）と第２の発振器（ＶＣＯ１）とを有しており、
これらの発振器の出力側が、ランダムビット列を供給する位相検出器（ＰＤ
）の入力側に接続されている、ランダムビット列を発生する回路装置において、
前記第２の発振器（ＶＣＯ１）が、電圧制御発振器として形成されており、
周波数変調のために第３の発振器（ＶＣＯ２）によって制御されることを特徴と
する回路装置。
２．前記第３の発振器（ＶＣＯ２）が、電圧制御発振器として形成されており、
第４の発振器（ＯＳＺ２）によって制御されることを特徴とする請求項１に記載
の回路装置。
３．前記位相検出器（ＰＤ）がシフトレジスタによって形成されていることを特
徴とする請求項１又は２に記載の回路装置。
４．シフトレジスタが帰還接続されていることを特徴とする請求項３に記載の回
路装置。
５．第１の発振器（ＯＳＺ１）と第２の発振器（ＶＣＯ１）とがほぼ同じ周波数
で発振し、第３の発振器（ＶＣＯ２）と第４の発振器（ＯＳＺ２）とが別の周波
数で発振することを特徴とする請求項１から４
までのいずれか１項記載の回路装置。
６．第１の発振器（ＯＳＺ１）が、電圧制御発振器として形成されており、周波
数変調されることを特徴とする請求項１から５までのいずれか１項記載の回路装
置。[Procedure of Amendment] Article 184-8, Paragraph 1 of the Patent Act
[Submission date] May 13, 1998
[Correction contents]
The scope of the claims
1. A first oscillator (OSZ1) and a second oscillator (VCO1);
The output of these oscillators is a phase detector (PD
In the circuit device for generating a random bit string, which is connected to the input side of
Said second oscillator (VCO1) is formed as a voltage-controlled oscillator,
Being controlled by a third oscillator (VCO2) for frequency modulation.
Circuit device.
2. The third oscillator (VCO2) is formed as a voltage controlled oscillator;
2. The control according to claim 1, characterized in that it is controlled by a fourth oscillator (OSZ2).
Circuit device.
3. It is characterized in that the phase detector (PD) is formed by a shift register.
The circuit device according to claim 1 or 2, wherein
4. 4. The circuit according to claim 3, wherein the shift register is connected in a feedback manner.
Road equipment.
5. The first oscillator (OSZ1) and the second oscillator (VCO1) have substantially the same frequency
And the third oscillator (VCO2) and the fourth oscillator (OSZ2) have different frequencies.
5. Oscillation by a number
The circuit device according to any one of the preceding claims.
6. A first oscillator (OSZ1) is formed as a voltage controlled oscillator and has a frequency
The circuit device according to any one of claims 1 to 5, wherein the circuit device is numerically modulated.
Place.