JPH11509049A - Improved film forming apparatus and method for forming flat wiring film and plug in contact hole having high aspect ratio - Google Patents

Improved film forming apparatus and method for forming flat wiring film and plug in contact hole having high aspect ratio

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JPH11509049A JP9538711A JP53871197A JPH11509049A JP H11509049 A JPH11509049 A JP H11509049A JP 9538711 A JP9538711 A JP 9538711A JP 53871197 A JP53871197 A JP 53871197A JP H11509049 A JPH11509049 A JP H11509049A
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Abstract

(57)【要約】 真空装置（３６）と、ターゲット（４４）と、コリメータ（４６）と、基板（３８）とを備えるスパッタ成膜システム及びスパッタ成膜方法。ターゲット（４４）にはバイアス電圧が印加され、ターゲット材料が叩き出されてコリメータ（４６）を通過して基板（３８）表面に成膜を行う。基板（３８）にもバイアス電圧が印加され、成膜と同時にエッチングが行われる。 (57) Abstract: A sputter film forming system and a sputter film forming method including a vacuum device (36), a target (44), a collimator (46), and a substrate (38). A bias voltage is applied to the target (44), and the target material is beaten out and passes through the collimator (46) to form a film on the surface of the substrate (38). A bias voltage is also applied to the substrate (38), and etching is performed simultaneously with film formation.

Description

【発明の詳細な説明】 高アスペクト比を有するコンタクトホールに平坦な配線膜及びプラグを形成する 改善された成膜装置及び成膜方法 技術分野 本発明は、集積回路（ＩＣ）の内部接続又は回路素子を形成するための導電性 配線膜及び導電性又は絶縁性プラグの形成に関する。詳しくは、基板に設けられ た高アスペクト比を有する接続孔又は開口部への導電性配線膜及び導電性プラグ の形成に関する。 背景技術 集積回路の製造において、特にロジック回路及びメモリ回路の製造において、 回路の集積化及び小型化が図られている。さらに、近年の集積回路においては、 相互に接続された金属層の多層化が進み、各層の集積度も向上している。集積回 路の製造工程において、一連の接続孔、開口部及び溝部のパターンが基板に形成 され、特に接続孔及び開口部は基板の材料層に形成されて、各材料層間を接続す る。例えば、ある基板の材料層が他の材料層の上部に重ねられる場合、上部の材 料層には接続孔が設けられ、下部の材料層との接続が行われる。これらの接続孔 又は開口部は、当分野ではコンタクトホール又はビアホールと呼ばれ、以下では 、「コンタクトホール」の名称を用いる。各層間を電気的に接続するために、コ ンタクトホールに は適切な金属プラグが形成される。金属プラグは、配線膜の成膜の前に形成され ることもある。 ＩＣ素子の製造においては、様々な金属相互接続層がコンタクトホールを介し て半導体基板又は他の層に相互接続される。コンタクトホールは、当業者には周 知の、例えばエッチングやマスク等の手法を用いて金属相互接続層に形成される 。コンタクトホールが形成されると金属相互接続層又はプラグがコンタクトホー ルに形成され、各層間を電気的に相互接続する。このような膜又は層の堆積は、 例えば化学的気相成長法（ＣＶＤ）又は物理的気相成長法（ＰＶＤ）等の周知の 技術を用いて行われる。 物理的気相成長法としては、スパッタ成膜法が従来から知られている。スパッ タ成膜法では、真空チャンバ内に、層又はプラグを形成するための基板に対向し て、例えば金属ターゲット等のターゲット材料が配設される。そして、真空チャ ンバ内のターゲット近傍に反応ガスが導入され、この反応ガスが電気的に励起さ れて正に帯電したガスイオンを有するプラズマ雲が生成される。ターゲットには 負のバイアス電圧が印加されイオン化したプラズマ粒子が負の電位を有するター ゲットに衝突し、ターゲット材料を叩き出す、すなわち「スパッタ」する。叩き 出された、すなわちスパッタされた材料は基板表面に堆積し、基板表面を覆い、 露出された基板に形成されているコンタクトホールに配線又は埋込を行う。 回路の集積度を高め、基板を構造的に小型化することにより、コンタクトホー ルの限界寸法は著しく制限される。ここで、コンタクトホールの幅（コンタクト ホールが円形である場合には、その直径）に対する長さの比を「アスペクト比」 という。コンタクトホールの 寸法を小さくすると、コンタクトホールのアスペクト比は著しく高くなる。この ような高アスペクト比を有するコンタクトホールでは、コンタクトホールの内壁 が高く、コンタクトホール内部を遮蔽し、これがスパッタ材料にとって障害とな り、スパッタ材料の埋込を行うことが困難である。しかしながら、ＩＣの性能を 向上させコストを抑えるためには、ＩＣをより小型化する技術が望まれている。 一般的に、スパッタ成膜法は導電性配線膜及び導電性プラグの形成に有効であ るが、従来のスパッタ成膜法は、例えば１．５以上の高アスペクト比を有するコ ンタクトホールにそのような膜やプラグを形成する場合に問題を有している。こ のように、コンタクトホールのアスペクト比が１を超えている場合、従来のスパ ッタ成膜法では、コンタクトホールの内周壁や底部に効果的な成膜を行うことが できなかった。すなわち、コンタクトホールの内周壁による物理的な遮蔽により 、内周壁には傾斜して成膜が行われ、底部側コーナ部には、十分な成膜がなされ ない。当然、コンタクトホールのアスペクト比が高くなるほどこの問題は深刻な ものとなる。 底部及び内周壁への成膜を改善し、より高アスペクト比のコンタクトホールを 実用化するためにプレートコリメータを使用する技術が従来より知られている。 プレートコリメータは、通常、基板に平行に配設される。プレートコリメータに は複数の通過孔が連設されており、それぞれの通過孔の内周壁は、ターゲットか らスパッタされた材料にとって障壁となる。これにより、コリメータに対する垂 線を基準にして０°から大きく離れた入射角をもって飛来するターゲット材料が 取り除かれる。すなわち、飛来する粒子のうち、コリメータの通過孔の直径の高 さに対する比から求められる傾きより小 さな傾きを有する入射角で飛来する粒子のみがコリメータを通過できる。この比 が低くなると、コリメータの通過孔のアスペクト比が高くなり、基板に飛来する 大部分の粒子の入射角は垂直に近くなる。このように高アスペクト比を有するコ リメータの使用により、適切な成膜が行われるが、この場合、多くのスパッタ材 料がコリメータに堆積するため、成膜速度が遅くなり、ターゲットの使用効率も 低下する。本発明によれば、低アスペクト比のコリメータを用いて、成膜速度を 低下させず、またターゲットの使用効率を落とすことなく高アスペクト比のコリ メータを用いた場合と同様な成膜特性を得ることができる。さらに、本発明はコ リメータにターゲット材料が堆積する率を低減させてコリメータを有効に活用す る。 比較的近年になって、コンタクトホールの配線膜としてチタンや窒化チタンが 用いられるようになった。コリメータ技術を用いてチタンや窒化チタンのような 導電性材料による成膜を行えば、抵抗値及び不純物濃度が低く、かつ正常な結晶 構造を有する薄膜が形成できる。しかしながら、従来のコリメータを用いた手法 には欠点があり、このため、続いて行われる相互接続工程の信頼性を低下させて いた。この欠点の１つは、コンタクトホール内周壁への成膜が通常不均一となり 、コンタクトホールのコーナ部に適切な材料が成膜されないことがあるという問 題である。例えば、図１に示すように、成膜材料１４の層が堆積する上部表面１ ２を有する基板１０において、基板１０に開設されたコンタクトホール１６は、 内周壁１８と底部表面２０を有する。この図１に示すように、従来のコリメータ 技術により内周壁１８に形成される配線膜２２は、頂部から底部にかけて傾斜し 、コンタクト１６の底部側コーナ部２１に連続しない ことがある。このような配線膜２２の傾斜やコーナ部における不連続によって相 互接続すべき部分が電気的に導通しないことがある。 さらにコンタクトホール１６の表面１２近傍の開口部に過剰に堆積した材料が 別の問題を引き起こす。図１に示すように、環状の過剰堆積２４は、通常「オー バーハング」と呼ばれ、コンタクトホール１６の開口部から張り出してコンタク トホール１６の内周壁１８に対する障壁を形成する。このオーバーハングにより 、引き続いてコンタクトホール１６内に形成されるプラグに、「キーホール」と 呼ばれる空隙が形成される。スパッタ成膜法又はＣＶＤ（図１参照）によって、 図２に示すように、例えばチタンや窒化チタン等の導電性配線膜２６が形成され 、例えばアルミニウムやタングステン等のプラグ層２８が配線膜２６上に形成さ れてコンタクトホール１６に埋め込まれる。プラグ層２８がアルミニウムの場合 には例えばスパッタ成膜法が、タングステンの場合には例えばＣＶＤ法が用いら れる。プラグ埋込工程において、コンタクトホール１６の開口部に形成された環 状のオーバーハング２４は、プラグ層２８より早く成長し、コンタクトホール１ ６に成膜材料が完全に埋め込まれる前に開口部を封鎖してしまう。処理温度によ っては、プラグ層２８は、コンタクトホール１６の底部に到達せず、キーホール と呼ばれる空隙３０が残留する。コンタクトホールがプラグ形成前に閉じられて しまった場合、アルミニウムのスパッタ成膜においても、タングステンのＣＶＤ による成膜においても上述のようなキーホールが形成され、特に高アスペクト比 を有するコンタクトホールにおいて問題となる。このキーホールすなわち空隙は 、コンタクトホールによる導通の信頼性を低下させ、結果として製造の歩留りが 低下し、基板の 良品率が低下する。 本発明は、上述の問題に鑑み、導電性材料をコンタクトホールへ埋め込む技術 の改善を目的とする。 さらに本発明は、高アスペクト比を有するコンタクトホールに、平坦な配線膜 を形成することを目的とする。 さらに本発明は、高アスペクト比を有するコンタクトホールの電気的導通の信 頼性の向上を目的とする。 さらに本発明は、コンタクトホールに成膜される導電層の内周壁の傾斜及びオ ーバーハングの抑制を目的とする。 さらに本発明は、空間、キーホール、空隙が内部に形成されない導電性プラグ を形成し、ウェハ層間の電気的な相互接続を確実なものにすることを目的とする 。 さらに本発明は、高アスペクト比を有するコンタクトホールを備える基板の製 造における歩留りを向上させ、ウェハ基板に使用可能な素子の数を増加させるこ とを目的とする。 さらに本発明は、コリメータの耐用年数を延長することを目的とする。 発明の開示 本発明は、スパッタ成膜におけるコンタクトホールの内周壁及び底部のカバレ ッジを改善し、特に本発明は、高アスペクト比を有する基板のカバレッジを改善 する。本発明により、より均一で平坦な配線膜及び導電性プラグが形成され、こ れにより基板間の電気的な相互接続の信頼性が向上する。さらに、本発明は、コ ンタクトホー ルの開口部に形成されるオーバーハングを除去し、内部に空隙を有さない相互接 続プラグを形成する。さらに本発明は、導電性材料によるプラグ接続を容易にす る。 本発明に係るスパッタ成膜システムは、コリメータを備え、また基板に電気的 バイアスが接続されて、スパッタ成膜工程の間、基板にバイアス電圧が印加され る。コリメータは、ターゲット材料と基板の間に配設され、所定の入射角を有す るスパッタ粒子の飛来経路を遮ることにより、基板のコンタクトホール、特に高 アスペクト比を有するコンタクトホールに対し均一な成膜を行う。電気的バイア ス装置は、基板に接続され、スパッタ成膜工程の間、基板にバイアス電圧を印加 し、これにより、スパッタ成膜と同時に、スパッタプラズマ内に発生する粒子が 、基板表面を効果的にエッチングする。コリメータの使用により、入射角が略垂 直のスパッタ粒子が基板に入射し、高アスペクト比を有するコンタクトホールに 薄膜が形成される。コリメータに対して負となるバイアス電圧を基板に印加する ことにより、成膜と同時にイオン粒子が成膜中の層に衝突する。コリメータは、 基板の成膜中の層に衝突するイオン粒子の入射角を略直角にし、これにより本発 明の目的が達せられる。 スパッタ成膜及び垂直に飛来するイオンの衝突が同時に行われることにより、 コンタクトホールの開口部の環状の堆積物又はオーバーハングを形成する材料が 効果的に再配分される。再配分された材料は、コンタクトホール及び基板の平面 部に運ばれ、コンタクトホール内により均一で平坦な配線層又はプラグが形成さ れる。本発明は、コンタクトホールの開口部のオーバーハングを実質的に取り除 き、より均一で平坦な配線層を形成する。続いて基板に成膜される 材料層及びコンタクトホールに形成されるプラグには、空隙又はキーホールが形 成されることはなく、この層及びプラグによる電気的な相互接続の確実性が向上 する。これにより、基板の素子及び回路の製造における歩留りが向上する。さら に、本発明によれば、従来のコリメーション手法（すなわち、基板にバイアス電 圧を印加しない手法）に比べ、平面均一特性が改善される。例えば、膜抵抗値の 均一性及び反射率が、バイアスを用いないコリメーション手法に比べて改善され る。 本発明の好適な実施の形態においては、アスペクト比が１から２のコリメータ が用いられる。このようなコリメータと基板へのバイアスにより均一で平坦な成 膜がなされ、及びオーバーハングの形成が防止され、これは、従来の手法ではア スペクト比が通常２〜３のコリメータを用いなければ成しえなかったものである 。コリメータのアスペクト比をより低くすることにより、従来の高アスペクト比 を有するコリメータを使用する場合のように、成膜速度が著しく低下することは ない。これは、コリメータに堆積するスパッタ材料が減り、したがって基板に堆 積するスパッタ材料が増加するためである。本発明は、特にサブミクロン（ｍｍ ）の、高アスペクト比を有するコンタクトホールの配線膜及びプラグの形成に用 いて有効である。 本発明の上述及びその他の目的及び利点は、添付の図面及び説明により明らか にされる。 図面の簡単な説明 添付の図面は、本明細書の一部を構成し、本発明の実施の形態を図示するもの であり、上述の開示及び後述する詳細な説明と共に、本発明の原理を説明するも のである 図１は、従来のコリメータを用いて成膜された材料層を有するコンタ クトホールの断面図である。 図２は、図１に示すコンタクトホールに材料層が成膜された状態の断面図であ る。 図３は、本発明を適用したスパッタ成膜システムの構成を示す断面図である。 図４Ａは、本発明の原理に従い基板に印加されるＲＦバイアス電圧と成膜速度 との関係を示すグラフであり、図４Ｂは、本発明の原理に従い基板に印加される ＤＣバイアス電圧と成膜速度との関係を示すグラフである。 図４Ｃは、コリメータを用い、基板にバイアス電圧を印加した場合に得られた 純スパッタ流束とコリメータを用い、バイアス電圧を印加しない場合のスパッタ 流束との比をＤＣバイアス電圧の関数として示す図である。 図４Ｄは、基板に印加されるバイアス電圧と成膜速度との関係を示す棒グラフ である。 図５Ａは、基板に印加されるバイアス電圧と測定された基板の反射率との関係 を示す棒グラフであり、図５Ｂは、基板に印加されたバイアス電圧と本発明の原 理に従って基板に成膜された薄膜の膜抵抗値との関係を示す棒グラフである。 図６Ａ、Ｂ及びＣは、それぞれ基板に０Ｖ、２５０Ｖ及び４５０Ｖのバイアス 電圧を印加した場合の膜抵抗値をマッピングして示す 図である。 図７は、基板に印加されるバイアス電圧と本発明の原理に従って基板に成膜さ れた薄膜の反射率との関係を示す棒グラフである。 図８、本発明の原理に従い、４５０ＶのＲＦ電圧を印加して基板のコンタクト ホールに成膜された種々の配線膜の写真である。 発明を実施するための最良の形態 図３に、本発明を適用した装置の構成を示す。本発明を適用したスパッタ成膜 システム３０は、ハウジング３２を備え、処理ハウジング内に、基板が配設され る処理チャンバ３４が構成される。ハウジング３２は、真空装置３６に連結され 、処理チャンバ３４を真空状態にすることができる。本発明の適用に最適なスパ ッタ装置としては、例えばニューヨーク州コンジャーズ（Congers,New York）の マテリアルズリサーチコーポレーション（Materials Reseach Corporation）か ら入手可能なエクリプスマークツー(Eclipse Mark II)がある。チャンバ３４内 で基板３８は、基板支持体４０上に支持され、基板支持体４０は、基板３８を装 脱可能に支持すると共に、基板３８の背面と基板支持体４０の表面の間に背面加 熱ガス（図示せず）を供給し、基板を適切に加熱している。 チャンバ３４内の基板３８に対向する位置には、ターゲット保持体４２が配設 され、ターゲット保持体４２には、基板３８の表面４５に成膜を行うための材料 からなるターゲット４４が接合されている。ターゲット４４と基板３８の間には 、複数のアパーチャ４８が開設されたコリメータ４６が配設されている。アパー チャ４８は、 例えば六角形状、又は環状であり、コリメータ４６は、ターゲット４４からスパ ッタされる粒子の障壁となり、スパッタ粒子が基板に適切な角度で入射されるよ うにし、基板に形成されているコンタクトホールにスパッタ材料を埋め込み又は 配線し、これにより配線膜又はプラグが形成される。ターゲット４４の周囲には 遮蔽体５０が周設され、チャンバ３４の内周壁へのスパッタ材料の堆積を防止し ている。遮蔽体５０は、望ましくは接地されており、スパッタ成膜システム３０ のメンテナンス時に交換される。 ターゲット保持体４２及びターゲット４４は、ＤＣ電源に電気的に接続されて おり、ターゲット４４にはバイアス電圧が印加される。図３に示すように、ター ゲット４４には、接地されたコリメータ４６に対して負となるバイアス電圧が印 加される。成膜工程では、反応ガス供給源５４からチャンバ３４内に反応ガスが 導入される。この反応ガスは、望ましくはカソードターゲット４４とコリメータ ４６の間に導入される。そして、チャンバ３４内の反応ガスには電力エネルギが 結合されてプラズマが励起され、図３に示すようにプラズマ雲５６が形成される 。プラズマ雲５６内には、正電荷を有する多数のイオン５８が発生し、イオン５ ８は負電位のカソードターゲツト４４に引き寄せられて、衝突する。これにより 、ターゲットの粒子が矢印で示すスパッタ粒子６０として叩き出され、すなわち スパッタされる。スパッタ粒子６０の一部は、チャンバ３８内に放出されてして 基板３８に向かう。そのスパッタ粒子６０の内、所定の又はそれ以上の入射角を 有するものは、コリメータ４６に衝突し、ターゲット４５への飛来が遮られる。 一方、コリメータ４６の平面に対して所定の入射角以下の入射角を有するスパッ タ粒子６０は、 コリメータ４６を通過して基板の表面４５に堆積する。コリメータ４６によって 遮られるスパッタ粒子６０の入射角は、アパーチャ４８の直径及び深さの関数で あり、これについては当業者には周知であるのでここでは詳しく述べない。 コリメータ４６のアパーチャ４８は、所定の高さ又は深さ６２と、幅又は直径 ６４とを有する。深さ６２の幅６４に対する比がコリメータ４６のアスペクト比 である。アスペクト比の高いアパーチャ４８を用いれば、当然のことながら、深 さ６２がより深く及び／又は幅６４がより狭く、アスペクト比の低い（すなわち 、より広い及び／又はより浅い）アパーチャ４８を用いた場合に比べ、より多く のスパッタ粒子６０の飛来が遮断されることとなる。例えばスパッタ粒子６０ｂ は、ターゲット表面５７から放出され、コリメータ４６に対して入射角Φを有し ており、これは確実にいずれかのアパーチャ４８の内周壁に衝突するものである 。一方、表面５７から略垂直に飛び出したスパッタ粒子６０ａは入射角θを有し ており、アパーチャ４８の内周壁に衝突することなくコリメータ４６を通過し、 表面４５に堆積して基板４０に形成されたコンタクトホールに金属層又はプラグ を形成する。このように、コリメータ４６によって、表面４５に対して垂直に近 い入射角を有するスパッタ粒子６０が堆積する。入射角が９０度すなわち垂直に 近くないスパッタ粒子６０の飛来経路は、通常コリメータ４６によって遮蔽され る。コリメータ４６のアパーチャ４８のアスペクト比が高くなるほど遮られるス パッタ粒子の割合が増加する。上述したように、コリメータ４６は、コンタクト ホールの開口部にオーバーハングが形成されることを防止してコンタクトホール にスパッタ材料を埋め込むために用いられ る。しかしながら、スパッタ粒子６０の飛来を遮蔽するコリメータ４６を用いる と、非常に多くのスパッタ粒子６０が基板３８ではなく、コリメータ４６に堆積 してしまうため、スパッタ成膜速度が遅くなり、ターゲットの使用効率も低下す る。 非常にアスペクト比の高いコンタクトホールにスパッタ材料を埋め込むために は、例えば２．５或いはそれ以上のアスペクト比を有するコリメータを用いる必 要がある。この結果、成膜速度及びスパッタ成膜処理の効率が低下し、処理全体 のコストが増加する。本発明によれば、従来の技術でコリメータに求められた通 常のアスペクト比より低いアスペクト比を有するコリメータ４６を用いて、均一 な成膜が実現できる。また、本発明によれば、従来のコリメータを用いた技術に 比べて成膜速度を著しく向上させることができる。言い換えれば、本発明によれ ば、従来では比較的アスペクト比の高いコリメータを用いなければ成しえなかっ た、サブミクロンの高アスペクト比を有するコンタクトホールへの平坦な配線膜 の形成が可能になる。 本発明の原理に従い、基板支持体４０及び基板３８をバイアス電源に接続され 、スパッタ成膜処理中、基板にバイアス電圧が印加される。図３では、基板３８ は、ＡＣ若しくはＤＣパルス電源７０、又はＤＣ電源７２のいずれかに接続され てバイアス電圧が印加されている。 通常接地されて接地電位に保たれているコリメータ４６に対して、基板３８に は負のバイアス電圧が印加される。例えば粒子５９等の、プラズマ雲５６内のイ オン化した粒子は、負のバイアス電圧が印加された基板に引き寄せられ、表面４ ５に衝突する。例えば、幾つか の粒子５８は、負のバイアス電圧が印加されたカソードターゲット４４に引き寄 せられ、プラズマ雲５６内のその他のイオン化した粒子５９は、負のバイアス電 圧が印加された基板３８に引き寄せられる。そしてイオン化された粒子５９は、 表面５９引き寄せられて衝突し、スパッタ成膜により成膜された層をエッチング する。 さらに、本発明の原理に従い、基板３８に引き寄せられる粒子５９のうちの幾 つか、例えば粒子５９ａは、コリメータ４６に衝突し、これに遮られてエッチン グされる表面４５に到達しない。その他の、イオン化した粒子、例えば粒子５９ ｂは、コリメータ４６を通過し、表面４５をエッチングする。このように、本発 明によれば、エッチングについてもコリメートを行い、すなわち表面４５に飛来 する粒子の入射角を略直角に揃える。これにより本発明は、従来のコリメーショ ン技術に比べ、より効果的なエッチングを行い、コンタクトホール内に堆積した 材料の再配分を行う。 本発明の主な効果の１つは、コンタクトホールにスパッタ成膜された材料を再 配分することであり、これにより、コンタクトホールの内周壁と底部とを連結す るコーナ部に空隙が形成されることを防止できる。さらに、本発明では、スパッ タリングとエッチングが同時に行われ、オーバーハングを形成する材料がコンタ クトホール内に再配分されるため、より均一で平坦な配線膜が形成される。オー バーハングの除去もまた、コーナ部の空隙の形成の防止に効果的である。本発明 は、あらゆるコンタクトホールに対して有効であるが、特に高アスペクト比を有 するサブミクロンのコンタクトホールに対して極めて有効である。より均一で平 坦な配線膜を形成し、コンタクトホールの開口部に形成されるオーバーハングを 極小化すること で、続いて形成されるプラグの埋込工程においても空隙又はキーホールがコンタ クトホール内に形成されることはない。したがって、本発明によれば、素子及び チップの歩留りが向上し、さらに素子の信頼性が向上する。さらに、本発明は、 スパッタ成膜とエッチングを同時に行って基板の歩留りの安定性をもたらし、製 造業者にとって有用である。 本発明の平面特性を検証するために様々な実験を行った。この実験には、上記 のマテリアルズリサーチコーポレーション社（ＭＲＣ）から入手可能なエクリプ スマークツーシステム（Eclipse Mark II system）を使用した。ここでは、基板 にバイアス電圧を印加しない（０ボルト）場合、２００及び４００ボルトのＤＣ バイアス電圧を印加した場合、及び２５０及び４５０ボルト（１３．５６ＭＨｚ ）のＲＦバイアス電圧を印加した場合についての実験をそれぞれ行った。連続し た１５００〜５０００Åの薄膜が１〜５のウェハに成膜され、以下に述べるよう な平面特性が示された。ウェハ間の平面特性は、ウェハの中央部において測定さ れたものであり、また、所定のバイアス条件下の実験により得られた２〜５のウ ェハに関する値を平均したものである。未加工のシリコン（Ｓｉ）ウェハに、１ ０ｋÅの膜厚を有する２酸化珪素（ＳｉＯ2）と共に、膜厚２０００Åのチタン （Ｔｉ）薄膜を成膜してその反射率及び膜抵抗値を測定した。また膜厚２０００ Åのチタン薄膜を、未加工のシリコンウェハに自然酸素と共に成膜し、応力に関 するデータを得た。また、パターンが形成加工されたウェハのコンタクトホール に膜厚２０００〜５０００Åのチタン薄膜を成膜し、埋込に関するデータを得た 。 本発明に好適なコリメータのアスペクト比は１．２５〜２．０で あり、この実験ではアスペクト比１．５のコリメータを用いた。コリメータの通 過孔は径が０．６２５インチの六角形状であり、コリメータの板厚は０．９３８ インチである。コリメータと基板の離間距離は１．５００インチである。 スパッタカソードには、チタンターゲットと共にＩＣＣ−１２回転磁石を用い た。ターゲットとコリメータの離間距離は１．４５２インチである。均一なスパ ッタ成膜を実現するためにターゲットの背面に配設された回転磁石の回転速度は １４０ｒｐｍである。ターゲットには１５ｋＷの電力が供給され、基板支持体４ ０又は背面、熱的加熱を行うために６〜８Ｔｏｒｒの背面圧が加えられ、その温 度は約３００℃に保った。そして流量２５ｓｃｃｍのアルゴン（Ａｒ）を導入し 、これによりチャンバ３４内の処理時の圧力を１．１ｍＴｏｒｒとした。 処理結果 成膜速度 ＲＦ及びＤＣバイアス電圧の関数として成膜速度を測定した。また、基板背面 に流れる電流も測定した。基板背面に流れるグランドに対するＤＣ電流は、マル チメータをＤＣ電源に直列接続して、又は直列接続された精密抵抗器の電圧降下 により測定された。ＲＦ電流の測定は、１４０Ｈｚから３５ＭＨｚの帯域内で± ３ｄＢの電流を０．５０Ｖ／Ａの精度で測定可能な、カリフォルニア州ピアソン オブパロアルト（Pearson of Palo Alto）から入手可能な電流計モデル４１００ という変流器を用いて行った。この変流器の出力は５０オームの抵抗値を有する オシロスコープに接続された。 成膜速度は、ペン−ストリッピング・リフト−オフ処理により膜 厚を測定して算出された。すなわち、スパッタ成膜層の一片を剥ぎ取り、その一 片の厚さを測定して成膜速度を測定した。この膜厚の測定は、例えばカリフォル ニア州マウンテンビュー（Mountain View）のテンコーインストゥルメンツ社（T encor Instruments）から入手可能なモデルＰ−１ロングスキャンプロファイラ （Model P-1 Long Scan Profiler）により行われた。 図４Ａは、各ＲＦバイアス電圧におけるウェハのグランドに対する電流及び成 膜速度を示すグラフである。この図４Ａに示すように、成膜速度の測定には、他 の平面特性の測定より多くのバイアス電圧値を用いている。図４Ａ中の矢印は、 Ｘ軸方向のグラフがある曲線に沿っていることを示している。この図４Ａから、 ＲＦバイアス電圧が高くなるほど電流が増加し、一方成膜速度が低下することが 判る。 図４Ｂは、各ＤＣバイアス電圧におけるウェハのグランドに対する電流及び成 膜速度を示すグラフである。この図４Ｂにおける電流と成膜速度に関する相対的 な関係は図４Ａに示したものに近似している。すなわち、ＤＣバイアス電圧が高 くなると電流が増加し、一方成膜速度は低下している。基板のバイアス電位を高 めることによって成膜速度が低下するのは、負電位が与えられた基板に引きつけ られて基板３８に衝突するプラズマイオン５９の数が増加し、これによる再スパ ッタリングが行われるためである。 純成膜速度は、測定されたＤＣバイアス電流により算出される。実際の雰囲気 とイオン入射が全体に均一に行われると仮定すると、Φを粒子の流束、下付文字 Ｃ及びＷをそれぞれ本発明によるカソードからの堆積及びウェハからのスパッタ リングとすると純成膜速度 は下記の式１により表される。 式１ Ｒnet＝Ｒc−Ｒw∝Φc−Φw カソードからウェハに到達する粒子の流束は、式２により表される。 式２ ウェハからスパッタされる粒子の流束は、式３により表される。 式３ ここで、ρ＝ターゲット材料の密度、Ｒ＝成膜速度、ＮA＝アボガドロ数、ｗ＝ ターゲット材料の原子量（ｍａｓｓ／ｍｏｌ）、Ｉ＝ウェハを流れるイオン電流 、Ｙ＝スパッタリング歩留り、ｅ＝反応ガスのイオン電荷、Ａ＝ウェハ領域であ る。アルゴン／チタンシス テムの歩留りＹは、式４により表される。 式４ ここでｔ＝ターゲット、ｐ＝粒子、Ｅ＝ｋｅＶで表したイオンエネルギ、Ｚ＝原 子番号、Ｕ＝ｅＶで表した原子表面の結合エネルギ（１９８５年応用物理学Ａ３ ６、３７（Applied Physics A36,37）より。）である。 理論上の、及び実際に観察された流束比Φnet／Φcを図４Ｃに示す。図４ｃに 示す理論上の曲線８０によれば、ＤＣバイアスが高くなると基板３８の再スパッ タリングの結果、成膜速度が遅くなることが予想される。しかしながら、ＤＣバ イアス４００ボルトでは、成膜速度が異常に速くなっているが、これは実際の成 膜における膜厚の測定の不確実さによるものと考えられる。 図４Ｄは、バイアス電圧の関数として成膜速度を棒グラフで表したものである 。測定された成膜速度より、ＤＣバイアスは所定のバイアスレベルにおいて、Ｒ Ｆバイアスより効果的に再スパッタリングを行うことが読みとれる。面積抵抗値 ウェハ中央部の面積抵抗値をプロメトリックス社（Prometrics）から入手可能 な４Ｄ自動４ポイントプローブメータ・モデル２８０ Ｃ（4D Four Point Probe Meter，Model 280C）により測定した。抵抗値は、ウ ェハの中央部において測定された面積抵抗値に、その部の膜厚を乗じて算出され た。図５Ａは、この抵抗値をバイアス電圧の関数として棒グラフに示すものであ る。図５Ａに示すように、抵抗値は、バイアス電圧が高くなるほど高くなる傾向 にある。成膜層が成膜と同時にエッチングされることにより、膜の欠損及び膜の 結晶粒子構造のばらつきにより抵抗値が高くなるものと考えられる。さらに、バ イアスを用いた成膜中にアルゴンがチタンに混合されることも抵抗値が高くなる 要因と考えられる。 図５Ｂは、ウェハ（ＷｉＷ）内の面積抵抗値の均一性をバイアス電圧の関数と して示すグラフである。図５Ｂに示すように、バイアス電圧が高くなると、面積 抵抗値の均一性は概ね向上する。すなわち、ウェハに印加するバイアス電圧を高 めると、変化の割合が低くなる。 図６Ａ、６Ｂ及び６Ｃは、ＲＦバイアス電圧を高くしても面積抵抗値の均一性 が向上することを示している。図６Ａは、バイアス電圧が０ボルトの場合のウェ ハ内の面積抵抗値の均一性を示す。一方、図６Ｂ及び図６Ｃは、それぞれ２５０ ボルト及び４５０ボルトのＲＦバイアス電圧を印加した場合のウェハ内部の面積 抵抗値を示す。図６の等高線に見られるように、４５０ボルトのバイアス電圧の 印加により、膜抵抗値の均一性が改善されている。反射率 反射率は、カリフォルニア州サニーベイル（Sunnyvale，Carifornia）のナノ メトリックス社（Nanometrics）から入手可能な、ナノスペック／ＡＦＴミクロ エリアゲージ(NanoSpec/AFT Micro Gauge) により測定され、その結果を図７の棒グラフに示す。反射率の範囲は、殆どのバ イアス条件下において、概ね許容下限の１２０％以上の値を示した。応力 応力は、カリフォルニア州サニーベイル（Sunnyvale，Carifornia）のフレク サス社（Flexus）から入手可能なモデルＦ２３００（Model F2300）を用いて測 定された。この応力の測定の結果、残留応力はＲＦバイアス電圧が高くなるほど 減少することが観察された。処理データ 下記の表１〜４は、本発明を用いて幾つかの処理を行って測定された実際の値 を表にしたものである。以下の表に示す処理の結果及び上に説明した図面から、 本発明によれば、コリメータを用いない標準的な処理と比べても十分許容できる 平面特性が得られることが証明される。 本発明によれば、さらに高アスペクト比を有するサブミクロンのコンタクトホ ール内への平坦な配線膜及びプラグのステップカバレッジ及び成膜が改善され、 実際に従来の装置及び方法に比べ大きく改善された配線膜及びプラグが形成され る。図８Ａ、８Ｂ及び８Ｃは、本発明に従って処理された種々の基板のコンタク トホールの写真であり、このようにステップカバレッジ及び平坦な配線膜のカバ レッジが改善されている。 図８Ａ〜８Ｃは、本発明の原理に従って、アスペクト比１．５：１のコリメー タを使用し、基板に４５０ＲＦボルトのバイアス電圧を印加してチタン膜を成膜 した０．５ミクロンのコンタクトホールの写真である。図８Ａに示すコンタクト ホール９０のアスペクト比 は３．５：１である。成膜された膜９２は、平坦であり、従来の装置及び方法に よる成膜のように底部側コーナ部に向かう急峻な傾斜や、その結果として残るコ ーナ部の空隙（図１参照）は観察されない。さらに、コンタクトホールの頂部の オーバーハング９６の形成は、著しく抑制されている。図８Ｂは、より狭い４． ５：１のアスペクト比を有するコンタクトホール９８の写真であり、図８Ｃは、 図８Ｂの一部を拡大したものである。図８Ｂ及びより明快に図８Ｃに示すように 、４．５：１といった非常に高いアスペクト比を有するサブ０．５ミクロンのコ ンタクトホールにおいてさえ、膜１００は非常に平坦であり、底部側コーナ部１ ０２への急峻な傾斜もなく、コーナ部１０２における空隙も形成されていない。 図８Ｃに示すように、膜１００は、内周壁１０４上及びコンタクト９８の底部１ ０６において平坦であり、コンタクトホール９８の頂部のオーバーハング１０８ （図８Ｂ参照）は、縮小されている。このように、本発明はステップカバレッジ 及び微少な、高アスペクト比を有するコンタクトホールにおける成膜の平坦性を 改善する。本発明によりオーバーハングを取り除くことにより、引き続き層又は プラグが配線されたコンタクトホール（図２参照）に成膜される工程でキーホー ルが形成されることを防止できる。 本発明の様々な実施の形態を示し、これらの実施の形態の細部を詳細に説明し てきたが、このような細部によって添付の請求の範囲を定義し或いは何らかの制 限を加えることは、出願人の意図するところではない。さらなる利点及び変形は 当業者には容易に想到される。本発明は広範に適用され、よってここに例示し、 記述した詳細な細部や、装置や、方法に限定されるものではない。したがって、 出願人による発明の包括的な概念の思想及び範囲を逸脱することなく上記の詳細 から種々に亘る変形が可能である。 請求の範囲は、以下の通りである。DETAILED DESCRIPTION OF THE INVENTION Form flat wiring film and plug in contact hole with high aspect ratio Improved film forming apparatus and film forming method                                 Technical field   SUMMARY OF THE INVENTION The present invention provides a method for forming interconnects or circuit elements in an integrated circuit (IC). The present invention relates to formation of a wiring film and a conductive or insulating plug. For details, provided on the substrate Wiring film and conductive plug to connection hole or opening having high aspect ratio The formation of                                 Background art   In the manufacture of integrated circuits, especially in the manufacture of logic and memory circuits, The integration and miniaturization of circuits have been achieved. Furthermore, in recent integrated circuits, The number of interconnected metal layers is increasing, and the integration of each layer is also improving. Accumulation times In the manufacturing process of the road, a series of patterns of connection holes, openings and grooves are formed on the substrate In particular, connection holes and openings are formed in the material layers of the substrate to connect the respective material layers. You. For example, if a material layer on one substrate is layered on top of another material layer, A connection hole is provided in the material layer, and connection with the lower material layer is made. These connection holes Alternatively, the opening is referred to in the art as a contact hole or via hole, hereinafter , "Contact hole". To electrically connect each layer, In the contact hall A suitable metal plug is formed. The metal plug is formed before the formation of the wiring film Sometimes.   In the manufacture of IC devices, various metal interconnect layers are connected through contact holes. Interconnected to a semiconductor substrate or other layer. Contact holes are known to those skilled in the art. Formed on the metal interconnect layer using known techniques such as etching and masking . Once the contact hole is formed, the metal interconnect layer or plug And electrically interconnect each layer. The deposition of such a film or layer For example, well-known chemical vapor deposition (CVD) or physical vapor deposition (PVD). This is done using technology.   As a physical vapor deposition method, a sputter deposition method has been conventionally known. Spatter In the film forming method, a substrate facing a substrate for forming a layer or a plug is placed in a vacuum chamber. Thus, a target material such as a metal target is provided. And vacuum chamber A reaction gas is introduced into the vicinity of the target in the chamber, and the reaction gas is electrically excited. To form a plasma cloud having positively charged gas ions. The target is When a negative bias voltage is applied and ionized plasma particles have a negative potential, It hits the get and strikes, or "sputters," the target material. Slap The released or sputtered material deposits on the substrate surface, covers the substrate surface, Wiring or embedding is performed on the contact holes formed in the exposed substrate.   By increasing the degree of circuit integration and miniaturizing the substrate structurally, The critical dimensions of the tool are severely limited. Here, the width of the contact hole (contact If the hole is circular, the ratio of its length to its diameter) is the "aspect ratio" That. Contact hole As the dimensions are reduced, the aspect ratio of the contact holes becomes significantly higher. this Contact holes with a high aspect ratio such as High, shielding the inside of the contact hole, which is an obstacle for the sputtered material. Therefore, it is difficult to embed the sputter material. However, the performance of IC In order to improve the cost and suppress the cost, a technology for further miniaturizing the IC is desired.   Generally, the sputter deposition method is effective for forming a conductive wiring film and a conductive plug. However, the conventional sputtering film forming method has a high aspect ratio of 1.5 or more. There is a problem when such a film or plug is formed in a contact hole. This If the aspect ratio of the contact hole exceeds 1, as in In the film forming method, an effective film can be formed on the inner peripheral wall and the bottom of the contact hole. could not. In other words, due to the physical shielding by the inner peripheral wall of the contact hole The film is formed on the inner peripheral wall at an angle, and a sufficient film is formed on the bottom side corner. Absent. Naturally, the higher the aspect ratio of the contact hole, the more serious this problem It will be.   Improves film formation on the bottom and inner peripheral wall to create contact holes with higher aspect ratio A technique using a plate collimator for practical use has been conventionally known. The plate collimator is usually arranged parallel to the substrate. For plate collimator Has a plurality of passing holes connected in series, and the inner peripheral wall of each passing hole is A barrier to the sputtered material. This allows the collimator to drop vertically. The target material flying at an angle of incidence far away from 0 ° with respect to the line is Removed. That is, of the particles that fly, the diameter of the passage hole of the collimator is high. Less than the slope calculated from the ratio Only particles arriving at an incident angle with a small inclination can pass through the collimator. This ratio Is low, the aspect ratio of the passage hole of the collimator is high, and it will fly to the substrate The angle of incidence of most particles will be close to vertical. A core with a high aspect ratio The use of a remeter ensures proper film formation, but in this case, many sputtered materials Since the material accumulates on the collimator, the deposition rate is slowed down and the target usage efficiency is improved. descend. According to the present invention, the deposition rate is reduced by using a collimator having a low aspect ratio. High aspect ratio corrosion without lowering the efficiency of the target. The same film forming characteristics as when a meter is used can be obtained. Furthermore, the present invention Effective use of collimator by reducing the rate at which target material is deposited on the remeter You.   In recent years, titanium and titanium nitride have been used as wiring films for contact holes. Became used. Using collimator technology such as titanium or titanium nitride If a film is formed using a conductive material, the resistance and impurity concentration are low and a normal crystal is formed. A thin film having a structure can be formed. However, the method using the conventional collimator Has drawbacks that can reduce the reliability of the subsequent interconnect process. Was. One of the drawbacks is that film formation on the inner wall of the contact hole is usually non-uniform. In some cases, an appropriate material may not be deposited on the corners of contact holes. It is a title. For example, as shown in FIG. 1, an upper surface 1 on which a layer of deposition material 14 is deposited. In the substrate 10 having 2, the contact hole 16 opened in the substrate 10 It has an inner peripheral wall 18 and a bottom surface 20. As shown in FIG. 1, a conventional collimator The wiring film 22 formed on the inner peripheral wall 18 by the technique is inclined from the top to the bottom. , Not continuous with the bottom corner 21 of the contact 16 Sometimes. Such inclination due to the inclination of the wiring film 22 and discontinuity at a corner portion may cause a phase difference. The parts to be interconnected may not be electrically conductive.   Further, excessively deposited material in the opening near the surface 12 of the contact hole 16 Cause another problem. As shown in FIG. 1, the annular over-deposition 24 is typically It is called a “bar hang” and projects from the opening of the contact hole 16 and contacts A barrier to the inner peripheral wall 18 of the tohole 16 is formed. This overhang Then, the plug formed in the contact hole 16 is referred to as a “key hole”. An air gap called is formed. By sputtering film forming method or CVD (see FIG. 1), As shown in FIG. 2, a conductive wiring film 26 of, for example, titanium or titanium nitride is formed. A plug layer 28 of, for example, aluminum or tungsten is formed on the wiring film 26. And buried in the contact hole 16. When the plug layer 28 is made of aluminum For example, a sputtering film forming method is used. It is. In the plug embedding process, a ring formed in the opening of the contact hole 16 is formed. The overhang 24 grows faster than the plug layer 28, and the contact hole 1 The opening is closed before the film-forming material is completely buried in 6. Depends on processing temperature Therefore, the plug layer 28 does not reach the bottom of the contact hole 16 and The gap 30 called remains. Contact hole is closed before plug formation In the case of sputter deposition of aluminum, tungsten CVD The keyholes described above are also formed during film formation by This is problematic in contact holes having This keyhole or void is Reduces the reliability of conduction due to contact holes, resulting in lower manufacturing yield Drop of the board The non-defective rate decreases.   The present invention has been made in consideration of the above-described problems, and has been made in consideration of a technique for embedding a conductive material in a contact hole. The aim is to improve.   The present invention further provides a flat wiring film in a contact hole having a high aspect ratio. The purpose is to form   Further, the present invention provides a method for controlling the electrical continuity of a contact hole having a high aspect ratio. The purpose is to improve reliability.   Further, the present invention relates to a method of forming a conductive layer formed in a contact hole on an inner peripheral wall having a slope and an outer peripheral wall. Overhang.   Further, the present invention provides a conductive plug in which a space, a keyhole, and a void are not formed inside. To ensure electrical interconnection between wafer layers .   Further, the present invention provides a method of manufacturing a substrate having a contact hole having a high aspect ratio. Improve yield in fabrication and increase the number of devices that can be used on wafer substrates. aimed to.   A further object of the invention is to extend the useful life of the collimator.                                Disclosure of the invention   The present invention relates to a method for covering the inner peripheral wall and bottom of a contact hole in sputter deposition. In particular, the invention improves the coverage of substrates with high aspect ratios I do. According to the present invention, a more uniform and flat wiring film and conductive plug are formed. This improves the reliability of the electrical interconnection between the substrates. In addition, the present invention Contact Ho Eliminates overhangs formed in the openings of the A connection plug is formed. Further, the present invention facilitates plug connection with a conductive material. You.   The sputter film forming system according to the present invention includes a collimator and electrically connects the substrate to the substrate. A bias is connected and a bias voltage is applied to the substrate during the sputter deposition process. You. The collimator is disposed between the target material and the substrate and has a predetermined angle of incidence. By blocking the path of sputtered particles, the contact holes in the substrate, especially high A uniform film is formed on a contact hole having an aspect ratio. Electrical vias Is connected to the substrate and applies a bias voltage to the substrate during the sputter deposition process. As a result, particles generated in the sputter plasma at the same time as the sputter deposition are performed. To effectively etch the substrate surface. Incident angle is almost perpendicular by using collimator Direct sputtered particles impinge on the substrate and form a high aspect ratio contact hole A thin film is formed. Apply a negative bias voltage to the substrate with respect to the collimator Accordingly, the ion particles collide with the layer being formed at the same time as the film formation. The collimator is The incident angle of the ion particles colliding with the layer being formed on the substrate is made substantially a right angle. The purpose of Ming is achieved.   By simultaneous sputtering film formation and collision of ions that fly vertically, The material forming the annular deposit or overhang at the opening of the contact hole is Redistributed effectively. The redistributed material is deposited on the contact holes and the substrate plane. To form a uniform and flat wiring layer or plug in the contact hole. It is. The present invention substantially eliminates the overhang of the contact hole opening. In this case, a more uniform and flat wiring layer is formed. Subsequently, a film is formed on the substrate Voids or keyholes are formed in plugs formed in the material layer and contact holes. Never be formed, this layer and plug increase the reliability of electrical interconnection I do. Thereby, the yield in the manufacture of the elements and circuits on the substrate is improved. Further In addition, according to the present invention, conventional collimation techniques (ie, bias voltage is applied to the substrate). (A method in which no pressure is applied), the planar uniformity is improved. For example, the film resistance Uniformity and reflectivity are improved compared to biasless collimation techniques. You.   In a preferred embodiment of the present invention, a collimator having an aspect ratio of 1 to 2 Is used. Such a collimator and bias to the substrate provide a uniform and flat The film is formed and the formation of overhangs is prevented, which is a problem with conventional approaches. This cannot be achieved without using a collimator whose spectral ratio is usually 2-3. . The lower aspect ratio of the collimator reduces the traditional high aspect ratio As in the case of using a collimator with Absent. This reduces the amount of sputter material deposited on the collimator and therefore deposits on the substrate. This is because the amount of sputtered material to be deposited increases. The invention is particularly suitable for submicron (mm ), For forming wiring films and plugs of contact holes having a high aspect ratio Is effective.   The above and other objects and advantages of the present invention will be apparent from the accompanying drawings and description. To be.                             BRIEF DESCRIPTION OF THE FIGURES   BRIEF DESCRIPTION OF THE DRAWINGS The accompanying drawings form a part of the specification and illustrate embodiments of the invention. And, together with the above disclosure and the following detailed description, illustrate the principles of the invention. FIG. 1 shows a contour having a material layer formed using a conventional collimator. It is sectional drawing of a cthole.   FIG. 2 is a sectional view showing a state where a material layer is formed in the contact hole shown in FIG. You.   FIG. 3 is a cross-sectional view showing a configuration of a sputtering film forming system to which the present invention is applied.   FIG. 4A shows an RF bias voltage applied to a substrate and a deposition rate according to the principles of the present invention. FIG. 4B is a graph showing the relationship applied to a substrate according to the principles of the present invention. 4 is a graph showing a relationship between a DC bias voltage and a film forming speed.   FIG. 4C is obtained when a bias voltage is applied to the substrate using a collimator. Sputtering with no bias voltage using pure sputter flux and collimator FIG. 3 shows the ratio to flux as a function of DC bias voltage.   FIG. 4D is a bar graph showing the relationship between the bias voltage applied to the substrate and the deposition rate. It is.   FIG. 5A shows the relationship between the bias voltage applied to the substrate and the measured reflectance of the substrate. FIG. 5B is a bar graph showing the bias voltage applied to the substrate and the original voltage of the present invention. 4 is a bar graph showing a relationship between a thin film formed on a substrate and a film resistance value according to the theory.   6A, 6B and 6C show 0V, 250V and 450V bias on the substrate, respectively. Mapping and showing the film resistance value when voltage is applied FIG.   FIG. 7 shows the bias voltage applied to the substrate and the film deposited on the substrate according to the principles of the present invention. 9 is a bar graph showing the relationship between the reflectance of a thin film and the thickness of the thin film.   FIG. 8, according to the principle of the present invention, applying a 450V RF voltage to contact a substrate 3 is a photograph of various wiring films formed in a hole.                      BEST MODE FOR CARRYING OUT THE INVENTION   FIG. 3 shows a configuration of an apparatus to which the present invention is applied. Sputter deposition to which the present invention is applied The system 30 includes a housing 32 in which the substrate is disposed. The processing chamber 34 is configured. The housing 32 is connected to a vacuum device 36. The processing chamber 34 can be evacuated. The best spa for applying the present invention For example, Conters, New York Materials Research Corporation There is an Eclipse Mark II available from Eclipse. Inside chamber 34 The substrate 38 is supported on a substrate support 40, and the substrate support 40 mounts the substrate 38 thereon. It is detachably supported and has a back surface between the back surface of the substrate 38 and the surface of the substrate support 40. A hot gas (not shown) is supplied to heat the substrate appropriately.   A target holder 42 is provided at a position facing the substrate 38 in the chamber 34. The target holder 42 has a material for forming a film on the surface 45 of the substrate 38. Is bonded. Between the target 44 and the substrate 38 A collimator 46 having a plurality of apertures 48 is provided. Upper Cha 48 For example, it is hexagonal or annular, and the collimator 46 This is a barrier for particles to be sputtered, so that sputtered particles are incident on the substrate at an appropriate angle. The sputtered material is embedded in the contact hole formed in the substrate or Wiring is performed, thereby forming a wiring film or a plug. Around the target 44 A shield 50 is provided around the periphery to prevent deposition of sputtered material on the inner peripheral wall of the chamber 34. ing. The shield 50 is desirably grounded, and the sputter film forming system 30 Replaced during maintenance.   The target holder 42 and the target 44 are electrically connected to a DC power source. Thus, a bias voltage is applied to the target 44. As shown in FIG. The get 44 is applied with a bias voltage that is negative with respect to the grounded collimator 46. Be added. In the film forming process, a reaction gas is supplied from the reaction gas supply source 54 into the chamber 34. be introduced. This reaction gas is desirably supplied to the cathode target 44 and the collimator. Introduced during 46. Then, the power gas has electric energy in the reaction gas in the chamber 34. The combined plasma excites and forms a plasma cloud 56 as shown in FIG. . In the plasma cloud 56, a large number of positively charged ions 58 are generated, and the ions 5 8 is attracted to the negative potential cathode target 44 and collides. This The target particles are struck out as sputtered particles 60 as indicated by the arrows, ie Sputtered. Some of the sputtered particles 60 are released into the chamber 38 and Heads for substrate 38. Of the sputtered particles 60, a predetermined or greater angle of incidence Those having the light collide with the collimator 46 and are prevented from flying to the target 45. On the other hand, a sputter having an angle of incidence equal to or less than a predetermined angle of incidence with respect to the plane of the collimator 46. Tag particles 60 It passes through a collimator 46 and deposits on the surface 45 of the substrate. By the collimator 46 The angle of incidence of the sputtered particles 60 to be blocked is a function of the diameter and depth of the aperture 48. Yes, this is well known to those skilled in the art and will not be described in detail here.   The aperture 48 of the collimator 46 has a predetermined height or depth 62 and a width or diameter. 64. The ratio of the depth 62 to the width 64 is the aspect ratio of the collimator 46 It is. If the aperture 48 having a high aspect ratio is used, the The height 62 is deeper and / or the width 64 is narrower and the aspect ratio is lower (ie, (Wider and / or shallower) than with apertures 48 Of the sputtered particles 60 is blocked. For example, sputtered particles 60b Is emitted from the target surface 57 and has an angle of incidence Φ with respect to the collimator 46. Which surely hits the inner peripheral wall of any of the apertures 48 . On the other hand, the sputtered particles 60a that have protruded substantially perpendicularly from the surface 57 have an incident angle θ. And passes through the collimator 46 without colliding with the inner peripheral wall of the aperture 48, A metal layer or a plug is formed in the contact hole formed on the surface 40 by being deposited on the surface 45. To form In this way, the collimator 46 makes the near-perpendicular to the surface 45 close. Sputtered particles 60 having a large incident angle are deposited. When the angle of incidence is 90 degrees, The flying path of the sputtered particles 60 that are not close is usually shielded by the collimator 46. You. The higher the aspect ratio of the aperture 48 of the collimator 46 becomes, the more The percentage of putter particles increases. As described above, the collimator 46 includes the contact Prevents the formation of overhangs in the hole openings and prevents contact holes Used to embed sputtered material in You. However, a collimator 46 that blocks the sputtered particles 60 from flying is used. So many sputtered particles 60 are deposited on the collimator 46 instead of the substrate 38 Causes the sputtering deposition rate to slow down and the target use efficiency to decrease. You.   For embedding sputtered material in very high aspect ratio contact holes Must use a collimator with an aspect ratio of, for example, 2.5 or more. It is necessary. As a result, the film forming speed and the efficiency of the sputtering film forming process are reduced, and the entire process is performed. Costs increase. According to the present invention, the communication required for the collimator by the prior art is Using a collimator 46 having an aspect ratio lower than the normal aspect ratio, It is possible to realize a proper film formation. According to the present invention, the technology using the conventional collimator is used. Compared with this, the film forming speed can be significantly improved. In other words, according to the invention In the past, this could only be achieved by using a collimator with a relatively high aspect ratio. Flat wiring film for contact holes with high sub-micron aspect ratio Can be formed.   In accordance with the principles of the present invention, substrate support 40 and substrate 38 are connected to a bias power supply. During the sputter deposition process, a bias voltage is applied to the substrate. In FIG. 3, the substrate 38 Is connected to either an AC or DC pulse power supply 70 or a DC power supply 72. Bias voltage is applied.   The collimator 46, which is normally grounded and kept at the ground potential, Is applied with a negative bias voltage. For example, particles 59 and the like in the plasma cloud 56 The turned on particles are attracted to the substrate to which a negative bias voltage is applied, and the surface 4 Collision 5 For example, some Particles 58 attract to the cathode target 44 to which the negative bias voltage is applied. And other ionized particles 59 in the plasma cloud 56 become negatively biased. The substrate is attracted to the substrate 38 to which the pressure is applied. And the ionized particles 59 are The surface 59 is attracted and collided, and the layer formed by sputtering film formation is etched. I do.   Further, in accordance with the principles of the present invention, some of the particles 59 that are attracted to substrate For example, the particles 59a collide with the collimator 46, and are blocked by the collimator 46. Does not reach the surface 45 to be textured. Other ionized particles, such as particles 59 b passes through the collimator 46 and etches the surface 45. In this way, According to Ming, the etching is also collimated, i. The incident angles of the particles to be made are substantially perpendicular. As a result, the present invention provides a conventional collimation More effective etching than the deposition technology, and deposited in the contact hole Redistribute materials.   One of the main effects of the present invention is that the material sputter-deposited in the contact hole is reused. Distribution, thereby connecting the inner peripheral wall and the bottom of the contact hole. It is possible to prevent voids from being formed in the corner portions. Furthermore, in the present invention, Etching and etching are performed simultaneously, and the material that forms the overhang is contoured. Since it is redistributed in the through hole, a more uniform and flat wiring film is formed. Oh Bar hang removal is also effective in preventing the formation of voids in corners. The present invention Is effective for all contact holes, but has a particularly high aspect ratio. This is extremely effective for submicron contact holes. More uniform and flat Form a flat wiring film to prevent overhangs formed in the contact hole openings. Minimizing Therefore, voids or keyholes may also occur in the plug embedding process to be subsequently formed. It is not formed in the hole. Therefore, according to the present invention, the device and The yield of the chip is improved, and the reliability of the device is further improved. Further, the present invention provides Simultaneous sputter deposition and etching provide substrate yield stability and Useful for builders.   Various experiments were performed to verify the planar characteristics of the present invention. In this experiment, Eclipse available from Materials Research Corporation (MRC) The Eclipse Mark II system was used. Here, the substrate 200 and 400 volts DC when no bias voltage is applied (0 volts) When a bias voltage is applied and at 250 and 450 volts (13.56 MHz Experiments were conducted for the case where the RF bias voltage was applied. Continuous The thin film of 1500 to 5000 ° is formed on the wafers of 1 to 5 as described below. Plane characteristics. Planar properties between wafers are measured at the center of the wafer. 2 to 5 obtained by experiments under predetermined bias conditions. It is the average of the values for eha. 1 for raw silicon (Si) wafer Silicon dioxide (SiO 2)Two) Together with a 2000mm thick titanium (Ti) A thin film was formed and its reflectance and film resistance were measured. The film thickness is 2000 A titanium thin film of Å is formed on an unprocessed silicon wafer with natural oxygen, I got the data to do. In addition, the contact hole of the wafer where the pattern was formed A titanium thin film having a thickness of 2000 to 5000 ° was formed on the substrate, and data on embedding was obtained. .   The aspect ratio of the collimator suitable for the present invention is 1.25 to 2.0. In this experiment, a collimator having an aspect ratio of 1.5 was used. Through the collimator The over-hole has a hexagonal shape with a diameter of 0.625 inch, and the thickness of the collimator is 0.938. Inches. The distance between the collimator and the substrate is 1.500 inches.   ICC-12 rotating magnet is used for sputtering cathode together with titanium target. Was. The distance between the target and the collimator is 1.452 inches. Uniform spa The rotating speed of the rotating magnet arranged on the back of the target to realize 140 rpm. The target is supplied with 15 kW of power, and the substrate support 4 0 or back, a back pressure of 6-8 Torr is applied to perform thermal heating, The temperature was kept at about 300 ° C. Then, argon (Ar) at a flow rate of 25 sccm was introduced. Thus, the pressure during processing in the chamber 34 was set to 1.1 mTorr.                                 Processing result Deposition rate   The deposition rate was measured as a function of RF and DC bias voltage. Also on the back of the board Was also measured. DC current to ground flowing on the back of the board Voltage drop of precision resistor connected in series with DC power supply or DC resistor Was measured by The measurement of the RF current is performed within a band of 140 Hz to 35 MHz. Pearson, California, capable of measuring 3dB of current with an accuracy of 0.50V / A Ammeter model 4100 available from Pearson of Palo Alto This was performed using a current transformer. The output of this current transformer has a resistance of 50 ohms Connected to oscilloscope.   The film deposition rate is controlled by pen-stripping / lift-off processing. It was calculated by measuring the thickness. That is, a piece of the sputtered film is peeled off, The film thickness was measured by measuring the thickness of the piece. This film thickness measurement is performed, for example, Tenco Instruments, Inc. (T model P-1 long scan profiler available from Encor Instruments) (Model P-1 Long Scan Profiler).   FIG. 4A shows the current and component relative to the wafer ground at each RF bias voltage. It is a graph which shows a film speed. As shown in FIG. 4A, the measurement of the film formation rate includes The bias voltage values used are larger than those used in the measurement of the planar characteristics. The arrow in FIG. This shows that the graph in the X-axis direction is along a curve. From FIG. 4A, As the RF bias voltage increases, the current increases, while the deposition rate decreases. I understand.   FIG. 4B shows the current and ground relative to the wafer ground at each DC bias voltage. It is a graph which shows a film speed. The relative relationship between the current and the deposition rate in FIG. 4B The relationship is similar to that shown in FIG. 4A. That is, the DC bias voltage is high. The current increases and the deposition rate decreases. High substrate bias potential The decrease in film deposition rate due to As a result, the number of plasma ions 59 colliding with the substrate 38 is increased, and the This is because the tackling is performed.   The pure film forming rate is calculated based on the measured DC bias current. Real atmosphere Assuming that the ion injection takes place uniformly over the whole, Φ is the particle flux, subscript C and W were deposited from the cathode and sputtered from the wafer, respectively, according to the present invention. If it is a ring, the pure deposition rate Is represented by the following equation 1. Equation 1 Rnet= Rc-Rw∝Φc−Φw   The flux of the particles reaching the wafer from the cathode is described by Equation 2. Equation 2   The flux of the particles sputtered from the wafer is represented by Equation 3. Equation 3 Here, ρ = density of target material, R = film formation rate, NA= Avogadro number, w = Atomic weight of target material (mass / mol), I = ion current flowing through wafer , Y = sputtering yield, e = ionic charge of reaction gas, A = wafer area You. Argon / Titanium cis The yield Y of the system is expressed by Equation 4. Equation 4 Where t = target, p = particle, E = ion energy in keV, Z = source The atomic surface binding energy expressed in U = eV (1985 Applied Physics A3 6, 37 (Applied Physics A36, 37). ).   Theoretical and actually observed flux ratio Φnet/ ΦcIs shown in FIG. 4C. In FIG. 4c According to the theoretical curve 80 shown, as the DC bias increases, the substrate 38 As a result of the tarring, it is expected that the film forming speed is reduced. However, the DC bus At 400 IAS, the deposition rate is abnormally high, but this is This is considered to be due to the uncertainty of the measurement of the thickness of the film.   FIG. 4D is a bar graph of deposition rate as a function of bias voltage. . From the measured film formation rate, the DC bias is R It can be seen that resputtering is performed more effectively than the F bias.Area resistance   Wafer center area resistance available from Prometrics 4D automatic 4-point probe meter model 280 C (4D Four Point Probe Meter, Model 280C). The resistance value is It is calculated by multiplying the sheet resistance measured at the center of the wafer by the film thickness at that part. Was. FIG. 5A shows this resistance as a function of bias voltage in a bar graph. You. As shown in FIG. 5A, the resistance value tends to increase as the bias voltage increases. It is in. The film is etched at the same time as the film is formed. It is considered that the resistance value increases due to the variation in the crystal grain structure. In addition, Argon mixed with titanium during deposition with ias also increases resistance It is considered a factor.   FIG. 5B shows the uniformity of the sheet resistance within the wafer (WiW) as a function of the bias voltage. FIG. As shown in FIG. 5B, when the bias voltage increases, the area increases. The uniformity of the resistance value is generally improved. That is, the bias voltage applied to the wafer is Lower the rate of change.   6A, 6B and 6C show the uniformity of the sheet resistance even when the RF bias voltage is increased. Is improved. FIG. 6A shows the case where the bias voltage is 0 volt. 4 shows the uniformity of the sheet resistance value in C. On the other hand, FIG. 6B and FIG. Area inside the wafer when applying RF bias voltage of 450 volts and 450 volts Indicates the resistance value. As can be seen from the contours of FIG. The application improves the uniformity of the film resistance value.Reflectivity   Reflectance is based on nanometers from Sunnyvale, California. NanoSpec / AFT Micro available from Metrics (Nanometrics) Area gauge (NanoSpec / AFT Micro Gauge) And the results are shown in the bar graph of FIG. The reflectivity range is Under the IAS condition, the value generally showed 120% or more of the allowable lower limit.stress   Stress is from the flex in Sunnyvale, California Measured using Model F2300 available from Flexus Was decided. As a result of the measurement of the stress, the residual stress increases as the RF bias voltage increases. A decrease was observed.Processing data   Tables 1 to 4 below show actual values measured by performing some processes using the present invention. Is a table. From the results of the processing shown in the table below and the drawings described above, According to the present invention, it is sufficiently acceptable even in comparison with the standard processing without using a collimator. It is proved that planar properties are obtained.   According to the present invention, a submicron contact hole having an even higher aspect ratio is provided. Improved step coverage and deposition of flat interconnect films and plugs in the tool Actually, wiring films and plugs which are greatly improved compared to the conventional devices and methods are formed. You. 8A, 8B and 8C show various substrate contacts processed according to the present invention. It is a photograph of the hole, and thus the step coverage and the coverage of the flat wiring film Ledge has been improved.   8A-8C illustrate a 1.5: 1 aspect ratio collimator in accordance with the principles of the present invention. A bias voltage of 450 RF volts on the substrate to form a titanium film It is a photograph of the contact hole of 0.5 micron made. Contact shown in FIG. 8A Aspect ratio of hole 90 Is 3.5: 1. The deposited film 92 is flat and can be used with conventional devices and methods. Steep slope toward the bottom side corner as in the case of No void in the corner portion (see FIG. 1) is observed. In addition, the top of the contact hole The formation of the overhang 96 is significantly suppressed. FIG. FIG. 8C is a photograph of a contact hole 98 having an aspect ratio of 5: 1, and FIG. FIG. 8B is an enlarged view of a part of FIG. As shown in FIG. 8B and more clearly in FIG. 0.5 micron core with very high aspect ratio, such as 4.5: 1 Even in the contact hole, the membrane 100 is very flat and the bottom corner 1 There is no steep inclination to 02, and no gap is formed in the corner portion 102. As shown in FIG. 8C, the film 100 covers the inner peripheral wall 104 and the bottom 1 of the contact 98. 06, the overhang 108 at the top of the contact hole 98 (See FIG. 8B) is reduced. Thus, the present invention provides step coverage. And the flatness of film formation in small, high-aspect-ratio contact holes. Improve. By removing the overhangs according to the invention, the layer or In the process of forming a film in the contact hole (see FIG. 2) where the plug is wired, Can be prevented from being formed.   BRIEF DESCRIPTION OF THE DRAWINGS Various embodiments of the present invention are shown, and details of these embodiments are described in detail. However, such details define the scope of the appended claims or impose any restrictions. Adding restrictions is not the intention of the applicant. Further benefits and variants One skilled in the art will readily envision this. The invention has broad applicability and is thus exemplified herein, It is not limited to the detailed details, devices, or methods described. Therefore, The foregoing details without departing from the spirit and scope of the applicant's general concept of the invention. Various deformations are possible.   The claims are as follows.

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ， ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ， ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，Ｎ Ｏ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ， ＵＺ，ＶＮ，ＹＵ (72)発明者 ブルース ギトルマン アメリカ合衆国 ニューヨーク州 10977 チェストナット リッジ レンフルー ロード 28 (72)発明者 ジェフリー エム バルソン アメリカ合衆国 ニューヨーク州 12533 ホープウェル ジャンクション バン ウィック レーク ロード ６────────────────────────────────────────────────── ─── Continuation of front page    (81) Designated countries EP (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, L U, MC, NL, PT, SE), OA (BF, BJ, CF) , CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG), AP (GH, KE, LS, MW, S D, SZ, UG), UA (AM, AZ, BY, KG, KZ , MD, RU, TJ, TM), AL, AM, AT, AU , AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, G B, GE, GH, HU, IL, IS, JP, KE, KG , KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, N O, NZ, PL, PT, RO, RU, SD, SE, SG , SI, SK, TJ, TM, TR, TT, UA, UG, UZ, VN, YU (72) Inventor Bruce Guttleman             United States New York 10977               Chestnut Ridge Renfrew             Road 28 (72) Inventor Jeffrey M. Barson             United States New York 12533               Hopewell Junction Van             Wick Lake Road 6

Claims (1)

【特許請求の範囲】 １． スパッタリングプラズマを生成して微少なコンタクトホールが設けられた 基板に材料層を成膜する真空チャンバを備えるスパッタ成膜システムであって、 成膜材料からなり、上記真空チャンバ内に配設され、ターゲットバイアス電源 に接続されて負電圧が印加され、上記スパッタリングプラズマからのイオンが表 面に衝突して、上記真空チャンバ内に配設された基板のコンタクトホールに堆積 する成膜材料のスパッタ粒子が叩き出されるターゲットと、 上記ターゲットに対向して配設され、上記基板のコンタクトホールに均一な成 膜が行われるよう上記スパッタ粒子のうち所定の入射角を有するスパッタ粒子の 基板表面への到達を遮るコリメータと、 上記基板に接続され、上記スパッタリングプラズマからのイオンを基板表面に 衝突させて、スパッタ成膜と同時に基板表面をエッチングし、コンタクトホール に堆積した粒子を再配分してコンタクトホールに形成されたオーバーハングを除 去し、コンタクトホールに均一な成膜が行われるよう、スパッタ成膜処理の間上 記基板に負のバイアス電圧を印加する電気的バイアス装置とを備え、 アスペクト比の高いコンタクトホールに均一な材料層を形成し、及びコンタク トホールに空隙を形成することなく材料を埋め込むスパッタ成膜システム。 ２． 上記コリメータは、上記基板用バイアス電源及びターゲット 用バイアス電源に接続され、それぞれに共通の接地電位を有することを特徴とす る請求の範囲第１項記載のスパッタ成膜システム。 ３． 上記基板用バイアス電源は、スパッタ成膜中に基板にバイアス電圧を印加 する少なくともＡＣ電源又はパルスＤＣ電源のいずれかを備えることを特徴とす る請求の範囲第１項記載のスパッタ成膜システム。 ４． 上記基板バイアス電源が基板に印加するバイアスの周波数は、２００ＭＨ ｚ以下である特徴とする請求の範囲第３項記載のスパッタ成膜システム。 ５． 上記基板バイアス電源が基板に印加するバイアスの周波数は、２０ＭＨｚ 以下であることを特徴とする請求の範囲第３項記載のスパッタ成膜システム。 ６． 上記基板バイアス電源は、スパッタ成膜中に基板にＤＣバイアス電圧を印 加するＤＣ電源を備えることを特徴とする請求の範囲第１項記載のスパッタ成膜 システム。 ７． 上記基板バイアス電源は、基板に１０乃至５０００ボルトの範囲のバイア ス電圧を基板に印加することを特徴とする請求の範囲第１項記載のスパッタ成膜 システム。 ８． スパッタリングプラズマを生成して微少なコンタクトホール が設けられた基板に材料層を成膜する真空チャンバを備えるスパッタ成膜システ ムであって、 成膜材料からなり、上記真空チャンバ内に配設され、ターゲットバイアス電源 に接続されて負電圧が印加され、上記スパッタリングプラズマからのイオンが表 面に衝突して、上記真空チャンバ内に配設された基板のコンタクトホールに堆積 する成膜材料のスパッタ粒子が叩き出されるターゲットと、 上記ターゲットに対向して配設され、基板のコンタクトホールに均一な成膜が 行われるよう上記スパッタ粒子のうち所定の入射角を有するスパッタ粒子の基板 表面への到達を遮るコリメータと、 上記基板に接続され、上記スパッタリングプラズマからのイオンを基板表面に 衝突させて、スパッタ成膜と同時に基板表面をエッチングし、コンタクトホール に堆積した粒子を再配分してコンタクトホールに形成されたオーバーハングを除 去し、コンタクトホールに均一な成膜が行われるよう、スパッタ成膜処理の間上 記基板にバイアス電圧を印加する電気的バイアス装置とを備え、 アスペクト比の高いコンタクトホールに均一な材料層を形成し、及びコンタク トホールに空隙を形成することなく材料を埋め込むスパッタ成膜システム。 ９． スパッタリングプラズマを生成して微少なコンタクトホールが設けられた 基板に材料層を成膜する真空チャンバを備えるスパッタ成膜システムであって、 真空チャンバと、 上記真空チャンバにガスを供給するガス供給源と、 上記ガスを励起してイオンを有するスパッタリングプラズマを生成する励起装 置と、 微少なコンタクトホールを有する基板を上記真空チャンバ内で支持する基板支 持体と、 成膜材料から成るターゲットを上記基板支持体に対向して支持し、上記スパッ タリングプラズマからのイオンが上記ターゲットに衝突して上記基板のコンタク トホールに堆積する成膜材料が叩き出されるよう、上記ターゲットにバイアス電 圧を印加するターゲット支持体と、 上記ターゲット支持体及び上記基板支持体の間に配設されて、上記基板のコン タクトホールへの均一な成膜及び空隙が形成されない材料の埋込が行われるよう 上記スパッタ粒子のうち所定の入射角を有するスパッタ粒子の基板表面への到達 を遮るコリメータと、 上記基板支持体に接続され、上記スパッタリングプラズマからのイオンを基板 表面に衝突させて、スパッタ成膜と同時に基板表面をエッチングし、コンタクト ホールに堆積した粒子を再配分してコンタクトホールに形成されたオーバーハン グを除去し、コンタクトホールに均一な成膜が行われるよう、スパッタ成膜処理 の間上記基板にバイアス電圧を印加する電気的バイアス装置とを備え、 アスペクト比の低いコンタクトホールに均一な材料層を形成し、及びコンタク トホールに材料を埋め込むとともに形成される空隙を減らすスパッタ成膜システ ム。 １０． 上記コリメータは、上記基板用バイアス電源及びターゲット用バイアス 電源に接続され、それぞれに共通の接地電位を有する ことを特徴とする請求の範囲第９項記載のスパッタ成膜システム。 １１． 上記ターゲット支持体は、上記ターゲットに略１０ボルト乃至１０００ ボルト範囲でバイアス電圧を印加することを特徴とする請求の範囲第９項記載の スパッタ成膜システム。 １２． 上記基板用バイアス電源は、上記基板に略１０ボルト乃至５０００ボル トの範囲でバイアス電圧を印加する請求の範囲第９項記載のスパッタ成膜システ ム。 １３． 上記基板用バイアス電源は、スパッタ成膜中に基板にバイアス電圧を印 加する少なくともＡＣ電源又はパルスＤＣ電源のいずれかを備えることを特徴と する請求の範囲第９項記載のスパッタ成膜システム。 １４． 上記基板用バイアス電源が基板に印加するバイアスの周波数は略ＤＣ乃 至２０ＭＨｚであることを特徴とする請求の範囲第１３項記載のスパッタ成膜シ ステム。 １５． 上記ＡＣ電源又はパルスＤＣ電源が印加するバイアスの周波数は略１０ ０ｋＨｚ乃至２０ＭＨｚであることを特徴とする請求の範囲第１３項記載のスパ ッタ成膜システム。 １６． 上記基板バイアス電源は、スパッタ成膜中に基板にＤＣバイアス電圧を 印加するＤＣ電源を備えることを特徴とする請求の範 囲第９項記載のスパッタ成膜システム。 １７． 基板に形成された微少なコンタクトホールに材料層を成膜する成膜方法 であって、 真空チャンバ内に基板を配設する工程と、 上記真空チャンバ内にイオンを有するスパッタリングプラズマを励起する工程 と、 成膜材料から成るターゲットを上記基板に対向して配設し、上記ターゲットに バイアス電圧を印加して、上記スパッタリングプラズマのイオンを上記ターゲッ トに衝突させて、基板表面及び上記基板に形成されたコンタクトホール内に堆積 されるスパッタ粒子を叩き出す工程と、 上記基板のコンタクトホールに均一な成膜を行い、空隙が形成されないよう埋 込を行うように上記スパッタ粒子のうち所定の入射角を有するスパッタ粒子の上 記基板への到達を遮る工程と、 上記基板にバイアス電圧を印加して上記スパッタプラズマからのイオンを上記 基板に衝突させて、スパッタ成膜と同時にエッチングを行い、上記コンタクトホ ールに堆積する材料の再配分を行い、上記コンタクトホールに形成されたオーバ ーハングを取り除いて更に均一な膜を形成する工程とを有し、 高アスペクト比を有するコンタクトホールを備える基板に均一な材料層を成膜 し、埋め込まれた材料内に形成される空隙を減らす成膜方法。 １８． 上記スパッタ粒子の基板への到達を遮る工程は、上記ター ゲット及び上記基板の間に上記スパッタ粒子を遮るコリメータを配設する工程を 有し、 さらに上記コリメータの電位が上記基板及び上記ターゲットの共通の接地電位 となるよう上記基板及び上記ターゲットを上記コリメータに電気的に接続する工 程を有することを特徴とする請求の範囲第１７項記載の成膜方法。 １９． 上記基板に負のバイアス電圧を印加し、正の電荷を有するイオンに上記 基板の表面をエッチングさせることを特徴とする請求の範囲第１７項記載の成膜 方法。 ２０． 上記ターゲットに略１０ボルト乃至１０００ボルトの範囲でバイアス電 圧を印加することを特徴とする請求の範囲第１７項記載の成膜方法。 ２１． 上記基板に略１０ボルト乃至５０００ボルトの範囲でバイアス電圧を印 加することを特徴とする請求の範囲第１７項記載の成膜方法。 ２２． スパッタ成膜の間上記基板にＡＣ電圧のバイアスを印加することを特徴 とする請求の範囲第１７項記載の成膜方法。 ２３． 上記基板に略ＤＣ乃至２０ＭＨｚのバイアス電圧を印加することを特徴 とする請求の範囲第２２項記載の成膜方法。 ２４． 上記基板に略１００ｋＨｚ乃至１０ＭＨｚのバイアス電圧を印加するこ とを特徴とする請求の範囲第２２項記載の成膜方法。 ２５． スパッタ成膜の間上記基板にＤＣ電圧のバイアスを印加することを特徴 とする請求の範囲第１７項記載の成膜方法。 ２６． 基板に形成された微少なコンタクトホールに材料層を成膜する成膜方法 であって、 真空チャンバ内にターゲット材料を配設する工程と、 コンタクトホールを有する基板を上記真空チャンバ内に上記ターゲットに対向 して配設する工程と、 励起されたガスプラズマ内の粒子を上記ターゲットに衝突させて、ターゲット 材料を叩きだし、上記基板表面及び上記コンタクトホールを成膜する工程と、 上記成膜と同時に上記基板表面及び材料層に粒子を衝突させてエッチングを行 い、コンタクトホールへのオーバーハングの形成を抑制し、コンタクトホール内 の均一な成膜を行う工程とを有し、 高アスペクト比を有するコンタクトホールを備える基板を材料層により均一に コーティングし、上記コンタクトホールに空隙の形成を抑えた埋込を行う成膜方 法。 ２７． 上記基板のコンタクトホールにさらに均一な成膜を行うように、所定の 入射角で飛来する粒子の上記基板表面への到達を遮る工程をさらに有することを 特徴とする請求の範囲第２６項記載の成膜方法。 ２８． さらに上記遮る工程は、スパッタ粒子を遮るコリメータを上記ターゲッ ト及び上記基板の間に配設する工程をさらに有することを特徴とする請求の範囲 第２６項記載の成膜方法。 ２９． 上記コリメータの電位が上記基板及び上記ターゲットの共通の接地電位 となるよう上記基板及び上記ターゲットを上記コリメータに電気的に接続する工 程を有することを特徴とする請求の範囲第２６項記載の成膜方法。 ３０． 上記基板にバイアス電圧を印加し、プラズマ内の正の電荷を有するイオ ンに上記基板の表面をエッチングさせることを特徴とする請求の範囲第２６項記 載の成膜方法。[Claims] 1. A small contact hole was created by generating sputtering plasma A sputter deposition system including a vacuum chamber for depositing a material layer on a substrate,   A target bias power supply And a negative voltage is applied, and ions from the sputtering plasma are displayed. Collides with the surface and deposits in the contact holes of the substrate placed in the vacuum chamber A target from which sputtered particles of the film forming material to be beaten out,   The substrate is disposed to face the target and is uniformly formed in the contact hole of the substrate. Of the sputtered particles having a predetermined incident angle among the sputtered particles so that the film is formed. A collimator that blocks the arrival at the substrate surface,   Connected to the substrate, the ions from the sputtering plasma on the substrate surface The substrate surface is etched at the same time as sputtering deposition Redistribute the particles deposited on the contact hole to remove the overhang formed in the contact hole. To ensure that a uniform film is formed in the contact hole during the sputter film formation process. An electrical bias device for applying a negative bias voltage to the substrate,   Form a uniform material layer in a contact hole with a high aspect ratio, and A sputter deposition system that embeds materials without forming voids in toholes. 2. The collimator includes a substrate bias power supply and a target. Are connected to a bias power supply for The sputter deposition system according to claim 1. 3. The bias power supply for the substrate applies a bias voltage to the substrate during sputter deposition. At least one of an AC power supply and a pulse DC power supply. The sputter deposition system according to claim 1. 4. The frequency of the bias applied to the substrate by the substrate bias power supply is 200 MHz. 4. The sputter deposition system according to claim 3, wherein z is equal to or less than z. 5. The frequency of the bias applied to the substrate by the substrate bias power supply is 20 MHz. 4. The sputter deposition system according to claim 3, wherein: 6. The substrate bias power supply applies a DC bias voltage to the substrate during sputter deposition. 2. A sputter film forming apparatus according to claim 1, further comprising a DC power supply for applying a voltage. system. 7. The substrate bias power supply provides vias in the range of 10 to 5000 volts to the substrate. 2. A sputter film according to claim 1, wherein a source voltage is applied to the substrate. system. 8. Small contact holes by generating sputtering plasma Film forming system provided with a vacuum chamber for forming a material layer on a substrate provided with And   A target bias power supply And a negative voltage is applied, and ions from the sputtering plasma are displayed. Collides with the surface and deposits in the contact holes of the substrate placed in the vacuum chamber A target from which sputtered particles of the film forming material to be beaten out,   It is arranged facing the above target, and a uniform film is formed in the contact hole of the substrate. The substrate of the sputtered particles having a predetermined incident angle among the sputtered particles to be performed A collimator that blocks access to the surface,   Connected to the substrate, the ions from the sputtering plasma on the substrate surface The substrate surface is etched at the same time as sputtering deposition Redistribute the particles deposited on the contact hole to remove the overhang formed in the contact hole. To ensure that a uniform film is formed in the contact hole during the sputter film formation process. An electrical bias device for applying a bias voltage to the substrate,   Form a uniform material layer in a contact hole with a high aspect ratio, and A sputter deposition system that embeds materials without forming voids in toholes. 9. A small contact hole was created by generating sputtering plasma A sputter deposition system including a vacuum chamber for depositing a material layer on a substrate,   A vacuum chamber;   A gas supply source for supplying gas to the vacuum chamber;   Exciter for exciting the gas to generate a sputtering plasma having ions And   Substrate support for supporting a substrate having minute contact holes in the vacuum chamber Holding body,   A target made of a film-forming material is supported opposite to the substrate support, and The ions from the tarring plasma collide with the target and contact the substrate. Bias voltage is applied to the target so that the deposition material deposited on the A target support for applying pressure,   The substrate support disposed between the target support and the substrate support. To ensure uniform film formation in tact holes and embedding of materials that do not form voids Attachment of sputtered particles having a predetermined incident angle to the substrate surface among the above sputtered particles A collimator that blocks   The ions from the sputtering plasma are connected to the substrate support and the substrate Collision with the surface, etching the substrate surface at the same time as sputtering deposition, contact Redistribution of particles deposited in the holes causes overhangs formed in the contact holes Sputter film formation process to remove the contact holes and form a uniform film in the contact hole. An electrical bias device that applies a bias voltage to the substrate during   Form a uniform material layer in contact holes with low aspect ratio, and Sputter deposition system to reduce voids formed by embedding material in tohole M 10. The collimator includes a bias power source for the substrate and a bias voltage for the target. Connected to power supplies, each having a common ground potential The sputter deposition system according to claim 9, wherein: 11. The target support supports approximately 10 volts to 1000 volts on the target. 10. The method according to claim 9, wherein the bias voltage is applied in a volt range. Sputter deposition system. 12. The substrate bias power supply is applied to the substrate at approximately 10 volts to 5000 volts. 10. The sputter deposition system according to claim 9, wherein a bias voltage is applied within a range of M 13. The substrate bias power supply applies a bias voltage to the substrate during sputter deposition. At least one of an AC power supply and a pulse DC power supply. 10. The sputter deposition system according to claim 9, wherein: 14． The frequency of the bias applied to the substrate by the substrate bias power supply is approximately DC 14. The sputter deposition system according to claim 13, wherein the frequency is from 20 MHz to 20 MHz. Stem. 15. The frequency of the bias applied by the AC power supply or the pulse DC power supply is approximately 10 14. The spa according to claim 13, wherein the frequency is 0 kHz to 20 MHz. Film forming system. 16. The substrate bias power supply applies a DC bias voltage to the substrate during sputtering film formation. Claims characterized by comprising a DC power supply to be applied. 10. The sputter deposition system according to claim 9. 17． Film forming method for forming a material layer in minute contact holes formed in a substrate And   Disposing a substrate in a vacuum chamber;   A step of exciting a sputtering plasma having ions in the vacuum chamber When,   A target made of a film-forming material is provided so as to face the substrate, and the target is A bias voltage is applied to convert the ions of the sputtering plasma to the target. And deposited on the surface of the substrate and in the contact holes formed in the substrate. A process of beating out sputter particles to be performed;   A uniform film is formed in the contact hole of the above substrate, and buried so that no void is formed. Of the above sputtered particles having a predetermined incident angle so that A step of blocking the arrival at the substrate;   A bias voltage is applied to the substrate to separate ions from the sputter plasma from the The substrate is made to collide with the substrate and is etched simultaneously with the sputtering film formation. Redistributes the material deposited on the contact holes and removes the over- -Forming a more uniform film by removing hangs,   Form a uniform material layer on a substrate with a contact hole with a high aspect ratio And a film forming method for reducing voids formed in the embedded material. 18. The step of blocking the sputtered particles from reaching the substrate is performed by the Arranging a collimator between the get and the substrate to block the sputtered particles. Have   Further, the potential of the collimator is a common ground potential of the substrate and the target. Electrically connecting the substrate and the target to the collimator so that 18. The film forming method according to claim 17, further comprising the steps of: 19. A negative bias voltage is applied to the substrate, and ions having a positive charge are applied to the substrate. The film formation according to claim 17, wherein the surface of the substrate is etched. Method. 20. A bias voltage of approximately 10 volts to 1000 volts is applied to the target. The method according to claim 17, wherein a pressure is applied. 21. A bias voltage is applied to the substrate in a range of approximately 10 volts to 5000 volts. 18. The film forming method according to claim 17, further comprising: 22. Applying an AC voltage bias to the substrate during sputter deposition The film forming method according to claim 17, wherein 23. A bias voltage of approximately DC to 20 MHz is applied to the substrate. 23. The film forming method according to claim 22, wherein: 24. A bias voltage of about 100 kHz to 10 MHz is applied to the substrate. 23. The film forming method according to claim 22, wherein: 25. A DC voltage bias is applied to the substrate during sputter deposition The film forming method according to claim 17, wherein 26. Film forming method for forming a material layer in minute contact holes formed in a substrate And   Disposing a target material in a vacuum chamber;   A substrate having a contact hole is opposed to the target in the vacuum chamber. And arranging,   The particles in the excited gas plasma collide with the target, and Tapping the material, forming a film on the substrate surface and the contact hole,   Simultaneously with the film formation, etching is performed by colliding particles with the substrate surface and the material layer. The formation of overhangs in the contact holes Performing a uniform film formation of   Substrate with contact holes with high aspect ratio more uniform with material layer Coating and embedding the above contact holes with the formation of voids suppressed Law. 27. In order to form a more uniform film in the contact hole of the substrate, Further comprising a step of blocking particles arriving at the incident angle from reaching the substrate surface. 27. The film forming method according to claim 26, wherein: 28. Further, in the step of blocking, a collimator that blocks sputtered particles is set in the target. Claims further comprising a step of disposing between the substrate and the substrate. 27. The film forming method according to claim 26. 29. The potential of the collimator is a common ground potential of the substrate and the target. Electrically connecting the substrate and the target to the collimator so that 27. The film forming method according to claim 26, further comprising the steps of: 30. A bias voltage is applied to the substrate, and the positively charged ions in the plasma are 27. The method according to claim 26, further comprising etching the surface of the substrate. The film formation method described above.
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JP2011500967A (en) * 2007-10-26 2011-01-06 オーツェー・エリコン・バルザース・アーゲー Application of HIPIMS to metallization of through silicon vias in 3D semiconductor packaging
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* Cited by examiner, † Cited by third party
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Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4925542A (en) * 1988-12-08 1990-05-15 Trw Inc. Plasma plating apparatus and method
EP0735577A3 (en) * 1994-12-14 1997-04-02 Applied Materials Inc Deposition process and apparatus therefor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005082873A (en) * 2003-09-10 2005-03-31 Applied Materials Inc Film deposition method
JP2011500967A (en) * 2007-10-26 2011-01-06 オーツェー・エリコン・バルザース・アーゲー Application of HIPIMS to metallization of through silicon vias in 3D semiconductor packaging
JP2012506638A (en) * 2008-10-22 2012-03-15 アプライド マテリアルズ インコーポレイテッド PVD copper seed overhang resputtering with enhanced copper ionization

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