JPH11352882A - 乗算装置及び剰余乗算装置 - Google Patents

Abstract

(57)【要約】 【課題】 加算器の規模を小さくした乗算装置と剰余乗
算装置を提供する。 【解決手段】 シフタ１０１〜１０３は、被乗数が入力
されると被乗数の１ビット桁上げした値、被乗数の２ビ
ット桁上げした値、被乗数の３ビット桁上げした値をそ
れぞれ演算値選択器１０４へ出力し、演算値選択器１０
４は、入力される３ビットの乗数が”１１１”の場合、
被乗数の３ビット桁上げ下値と被乗数の１の補数と１と
を加算器１０５に出力し、また演算値選択器１０４は入
力される３ビットの乗数が”１１１”でない場合、乗数
の値に応じて被乗数、被乗数の１ビット桁上げした値、
被乗数の２ビット桁上げした値のうちのいずれかを加算
器１０５へ出力し、加算器１０５は、演算値選択器１０
４より入力される値を加算する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、乗算装置及び剰余
乗算装置に関する。

【０００２】

【従来の技術】近年、通信分野における暗号化技術の発
達に伴って、暗号化の際に利用される各種演算装置の需
要が高まっている。例えば、公開鍵暗号方式の一つであ
るＲＳＡ（Rivest Shamir Adleman）暗号においては剰
余乗算を行うための剰余乗算装置が利用されている。こ
こで剰余乗算とは、３つの正の整数Ｘ、Ｙ及びＰにおい
て、被乗数Ｘと乗数Ｙの積Ｘ*Ｙを除数Ｐで割った剰余
（（Ｘ*Ｙ）ｍｏｄＰと表わす）を求めることである。
式（Ｘ*Ｙ）ｍｏｄＰの代りに（（ＸｍｏｄＰ）*Ｙ）ｍ
ｏｄＰとしてもよい。

【０００３】従来技術において、３つの正の整数Ｘ、Ｙ
及びＰから（ＸｍｏｄＰ）*Ｙを算出する剰余乗算装置
は、剰余を求めるための剰余部と、乗算を行うための乗
算部とから構成される。剰余部は、被除数Ｘと除数Ｐが
入力されると剰余ＸｍｏｄＰを乗算部へ出力する。剰余
部は、主に、被除数Ｘから除数Ｐを繰り返し減算するこ
とにより剰余を求める減算回路や、あるいは、被除数Ｘ
と除数Ｐのあらゆる値の組み合わせに対応する剰余Ｘｍ
ｏｄＰの値を記憶するＲＯＭテーブル等により構成され
る。

【０００４】乗算部は、剰余部から入力される剰余Ｘｍ
ｏｄＰと乗数Ｙとの積（ＸｍｏｄＰ）*Ｙを算出する乗
算装置である。この乗算装置については、従来から様々
な構成のものが実現されている。以下に、従来技術にお
ける基本的な乗算装置の例を図１５、図１６を用いて説
明する。なお図１５、図１６において乗算装置は、被乗
数Ｘと乗数Ｙとの積Ｘ*Ｙを算出する。

【０００５】図１５は、第１の従来技術の乗算装置にお
ける乗算回路の構成図である。被乗数用レジスタ１５０
１は被乗数Ｘが入力されると、Ｘを加算器１５０２と左
ビットシフタ１５０５へ出力する。その後、被乗数用レ
ジスタ１５０１は、左１ビットシフタ１５０５より順次
入力される数を左１ビットシフタ１５０５へ戻しながら
加算器１５０２に出力する。乗数シフトレジスタ１５０
３は、乗数Ｙと同じビット幅のシフトレジスタで、乗数
Ｙが入力されると、レジスタの最下位ビットの値（０ま
たは１）、すなわち乗数Ｙの最下位ビットの値を加算器
１５０２に出力する。その後、乗数シフトレジスタ１５
０３は、レジスタ内部の値を右方向に順次１ビットずつ
シフトさせて、その都度最下位ビットの値を加算器１５
０２に出力する。

【０００６】加算器１５０２は、乗数シフトレジスタ１
５０３からの入力が１のとき、被乗数用レジスタ１５０
１より入力される値を積Ｘ*Ｙの部分積として、その部
分積と累算用レジスタ１５０４から入力される値（初期
値は０）とを加算して、加算結果を累算用レジスタ１５
０４に出力する。加算器１５０２は、乗数シフトレジス
タ１５０３からの入力が０の場合は、何も行わない。こ
れらの処理によって加算器１５０２は、被乗数Ｘと乗数
Ｙの各ビットとを乗算した部分積の累算を行っている

【０００７】累算用レジスタ１５０４は、保持している
初期値の０を加算器１５０２へ出力し、その後、加算器
１５０２より入力される値を保持しながらその値を加算
器１５０２へ出力する処理を繰り返す。左１ビットシフ
タ１５０５は、被乗数用レジスタ１５０１より値が入力
されると、レジスタの内容を左方向に順次１ビットずつ
シフトさせて空いた最下位ビットに０を入力してから被
乗数用レジスタ１５０１へ出力する。

【０００８】以上のように構成された回路により、乗数
Ｙの最後のビットまで加算と桁送りを順次繰り返すと、
累算用レジスタ１５０４に積Ｘ*Ｙが得られる。第１の
従来技術における乗算装置は、乗数のビット数に比例し
て加算と桁送りの繰り返しも増加するので、乗数のビッ
ト数が多いほど乗算の処理速度は遅くなる。暗号化にお
いては、ビット数の多い乗数を用いるので、第１の従来
技術の乗算装置よりも高速に乗算を行う乗算装置が要求
される。そこで以下に説明する第２の従来技術は、一度
に乗数の複数ビットを処理することにより乗算処理の高
速化を図っている。

【０００９】図１６は、第２の従来技術の乗算装置にお
ける乗算回路の構成図である。第１の従来技術が加算器
１５０２と乗数シフトレジスタ１５０３による部分積の
生成と部分積の累算との繰り返しによって積を算出する
のに対して、第２の従来技術の乗算装置は、先に加算に
必要な部分積を生成しておいてから、それら部分積を一
度に加算して積を算出する。なお、ここにおいて、被乗
数Ｘはｎビット、乗数Ｙは４ビットであり、乗数Ｙの各
ビットを明確に区別する場合、乗数Ｙの最上位ビットを
y[3]、その次をy[2]、その次をy[1]、最下位ビットをy
[0]と表わす。

【００１０】被乗数レジスタ１６０１は、ｎビット幅の
レジスタであり、入力される被乗数Ｘをシフタ１６０２
〜１６０４及び加算器１６０５に出力する。シフタ１６
０２〜１６０４は、被乗数レジスタ１６０１から入力さ
れる被乗数Ｘを左方向にそれぞれ１〜３ビットシフトし
て、それぞれ下位１〜３ビットに０を埋めてから、それ
ら（n+1）〜（n+３）ビットデータを選択器１６０５の
Ｉ１〜Ｉ３に出力する。

【００１１】選択器１６０５は、４ビットの乗数Ｙが入
力されると、Ｙの各ビットの値に応じて、シフタ１６０
１〜１６０４からの入力を加算器１６０６へ出力するか
否かを選択してから加算器１６０６へ出力する。詳しく
はｙ[0]が１の場合は被乗数レジスタ１６０１からの入
力をＯ０から加算器１６０６へ出力し、ｙ[1]が１の場
合はシフタ１６０２からの入力をＯ１から加算器１６０
６へ出力し、ｙ[2]が１の場合はシフタ１６０３からの
入力をＯ２から加算器１６０６へ出力し、ｙ[3] が１の
場合はシフタ１６０３からの入力をＯ３から加算器１６
０６へ出力する。加算器１６０６は選択器１６０５より
入力される数を加算する。この加算結果が、積Ｘ*Ｙで
ある。

【００１２】

【発明が解決しようとする課題】ところで、第２の従来
技術における乗算装置は、第１の従来技術の装置よりも
乗算処理の速度を向上させているが、乗数のビット数に
比例して加算器１６０６への入力数が増え、加算器１６
０６の規模が大きくなるという問題がある。上記の問題
に鑑み、本発明は加算器の規模を小さくした乗算装置と
剰余乗算装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記課題を解決するた
め、本発明にかかる乗算装置は、ｎ（ｎは３以上）ビッ
トからなる乗数の全ビットが１であるか否かを判定する
判定手段と、全ビットが１であると判定されたとき、被
乗数の２のｎ乗倍した値を生成する生成手段と、全ビッ
トが１であると判定されたとき、被乗数の１の補数を生
成する補数生成手段と、被乗数の２のｎ乗倍した値と被
乗数の１の補数と定数１とを加算する加算手段とを備え
る。

【００１４】前記生成手段は、被乗数を左へｎビットシ
フトさせて下位ｎビット全てに０を入力するシフタにし
てもよい。また、本発明の乗算装置は、乗数を分割して
得られる部分乗数と被乗数との部分積を累算して乗算値
を求める乗算装置であって、乗数をｎ（ｎは３以上）ビ
ットからなる複数の部分乗数に分割する分割手段と、各
部分乗数について、部分乗数の全ビットが１であるか否
かを順次判定する判定手段と、全ビットが１であると判
定された場合には、被乗数を２のｎ乗倍した値と、被乗
数の負の値との和を用いて部分積を生成する第１生成手
段と、全ビットが１であると判定されなかった場合に
は、被乗数と当該部分乗数との積を用いて部分積を生成
する第２生成手段と、第１生成手段による部分積または
第２生成手段による部分積を順次累算する累算手段とを
備えてもよい。

【００１５】前記第１生成手段は、全ビットが１である
と判定された場合に、被乗数をｎビット左シフトするシ
フト手段と、被乗数の１の補数を生成する補数手段と、
シフト手段によるシフトされた被乗数と、被乗数の１の
補数と、１とを加算する加算手段とから構成してもよ
い。前記分割手段は、３ビットからなる部分乗数に分割
するよう構成してもよい。

【００１６】また本発明の乗算装置は、乗数を分割して
得られる部分乗数と被乗数との部分積を累算して乗算値
を求める乗算装置であって、乗数を３ｍ（ｍは２以上）
ビットからなる複数の部分乗数に分割する分割手段と、
各部分乗数について、その部分乗数の上位ビットから３
ビットずつ区切ったｍ個の３ビット値それぞれが“１１
１”であるか否かを判定する判定手段と、判定手段によ
り“１１１”であると判定された場合には、被乗数を２
の３乗倍した値と、被乗数の負の値との和を用いて小部
分積を生成する第１生成手段と、判定手段により“１１
１”ではないと判定された場合には、被乗数と当該３ビ
ット値との積を用いて小部分積を生成する第２生成手段
と、全ての部分乗数について、第１生成手段による小部
分積と第２生成手段による小部分積とを累算する累算手
段とを備えるてもよい。

【００１７】また、本発明の乗算装置は、乗数を分割し
て得られる部分乗数と被乗数との部分積を累算して乗算
値を求める乗算装置であって、乗数を３ｍ（ｍは２以
上）ビットからなる複数の部分乗数に分割する分割手段
と、各部分乗数について、その部分乗数の上位ビットか
ら３ビットずつ区切ったｍ個の３ビット値それぞれが
“１１１”であるか否かを判定する判定手段と、判定手
段により３ビット値が“１１１”であると判定されたと
き、当該３ビット値の上位隣の３ビット値が“１１１”
と判定されたことを検出する第１検出手段と、判定手段
により３ビット値が“１１１”であると判定されたと
き、当該３ビット値の下位隣の３ビット値が“１１１”
と判定されたことを検出する第２検出手段と、判定手段
により３ビットの値が“１１１”であると判定されたと
き、被乗数を２の３乗倍した値と被乗数の負の値とを用
いて小部分積を生成する第１生成手段と、第１検出手段
による検出がなされたとき、第１生成手段に被乗数の２
の３乗した値を用いずに小部分積を生成させる第１制御
手段と、第２検出手段による検出がなされたとき、第２
生成手段に被乗数の負の値を用いずに小部分積を生成さ
せる第２制御手段と、判定手段により”１１１”でない
と判定された場合には、被乗数と当該３ビット値との積
を用いて小部分積を生成する第２生成手段と、全ての部
分乗数について、第１生成手段による小部分積と第２生
成手段による小部分積を順次累算する累算手段とから構
成してもよい。

【００１８】また、本乗算装置は、乗数を分割して得ら
れる部分乗数と被乗数との部分積を累算して乗算値を求
める乗算装置であって、乗数を３ｍ（ｍは２以上）ビッ
トからなる複数の部分乗数に分割する分割手段と、各部
分乗数について、その部分乗数の上位ビットから３ビッ
トずつ区切ったｍ個の３ビット値それぞれが”１１１”
であるか否かを判定するｍ個の判定手段と、２つ以上の
互いに隣り合う判定手段であって、かつ、何れも”１１
１”であると判定した判定手段群を検出する検出手段
と、各判定手段に対応して設けられ、各判定手段によ
り”１１１”であると判定された場合には、被乗数の２
の３乗倍した値と被乗数の負の値とを用いて小部分積を
生成するｍ個の第１生成手段と、検出手段により判定手
段群が検出された場合には、その判定手段群のうち最上
位の判定手段以外の判定手段群中の判定手段に対応する
第１生成手段による小部分積の生成を停止させる停止手
段と、各第１判定手段に対応して設けられ、第１判定手
段により“１１１”でないと判定された場合には、被乗
数と当該３ビット値との積を用いて小部分積を生成する
ｍ個の第２生成手段と、全ての部分乗数についてｍ個の
第１生成手段による小部分積とｍ個の第２生成手段によ
る小部分積とを順次累算する累算手段とを備えてもよ
い。

【００１９】前記乗算装置は、前記停止手段の代りに検
出手段により判定手段群が検出された場合には、当該判
定手段群のうち最上位の判定手段に対応する第１生成手
段に被乗数の負の値の生成を停止させ、当該判定手段群
のうち最上位の判定手段を除く何れか１つの判定手段に
対応する第１生成手段に被乗数の２の３乗の値の生成を
停止させる第１停止手段と、検出手段により判定手段群
が検出された場合には、その判定手段群のうち最上位の
判定手段と前記何れか１つの判定手段とを除く判定手段
群中の判定手段に対応する第１生成手段による小部分積
の生成を停止させる第２停止手段とを備えてもよい。

【００２０】本発明にかかる剰余乗算装置は、数Ｘを初
期値として数Ｐによる剰余を順次に生成し、数Ｙを所定
ビットずつ下位側から分割して順次得られる部分数と再
帰的に順次生成される剰余との部分積を順次累算して積
Ｘ＊Ｙの数Ｐによる剰余乗算値を求める剰余乗算装置で
あって、前記数Ｘの数Ｐによる剰余を生成する剰余生成
手段と、前記剰余を数Ｘの代替値として剰余生成手段に
再帰的に剰余を生成させる再帰手段と、数Ｙをｎ（ｎは
３以上）ビットからなる複数の部分数に分割する分割手
段と、各部分数について、部分数の全ビットが１である
か否かを判定する判定手段と、全ビットが１であると判
定された場合には、剰余を２のｎ乗倍した値と、剰余の
負の値との和を用いて部分積を生成する第１生成手段
と、全ビットが１ではないと判定された場合には、剰余
と当該部分数との積を用いて部分積を生成する第２生成
手段と、第１生成手段による部分積と第２生成手段によ
る部分積とを順次累算する累算手段とを備える。

【００２１】また、本発明の剰余乗算装置は、数Ｘを初
期値として数Ｐによる剰余を順次再帰的に生成し、数Ｙ
を所定ビットずつ下位側から分割して順次得られる部分
数と順次生成される剰余との部分積を順次累算して積Ｘ
＊Ｙの数Ｐによる剰余乗算値を求める剰余乗算装置であ
って、前記数Ｘの数Ｐによる剰余を生成する剰余生成手
段と、前記剰余を数Ｘの代替値として剰余生成手段に再
帰的に剰余を生成させる再帰手段と、数Ｙを３ｍ（ｍは
２以上）ビットからなる複数の部分数に分割する分割手
段と、各部分数について、その部分数の上位ビットから
３ビットずつ区切ったｍ個の３ビット値それぞれが“１
１１”であるか否かを判定する判定手段と、判定手段に
より３ビット値が“１１１”であると判定されたとき、
当該３ビット値の上位隣の３ビット値が“１１１”と判
定されたことを検出する第１検出手段と、判定手段によ
り３ビット値が“１１１”であると判定されたとき、当
該３ビット値の下位隣の３ビット値が“１１１”と判定
されたことを検出する第２検出手段と、判定手段により
３ビットの値が“１１１”であると判定されたとき、剰
余を２の３乗倍した値と剰余の負の値とを用いて小部分
積を生成する第１生成手段と、第１検出手段による検出
がなされたとき、第１生成手段に剰余の２の３乗した値
を用いずに小部分積を生成させる第１制御手段と、第２
検出手段による検出がなされたとき、第２生成手段に剰
余の負の値を用いずに小部分積を生成させる第２制御手
段と、判定手段により”１１１”でないと判定された場
合には、剰余と当該３ビット値との積を用いて小部分積
を生成する第２生成手段と、全ての部分数について、第
１生成手段による小部分積と第２生成手段による小部分
積を順次累算する累算手段とを備えてもよい。

【００２２】また、本発明の剰余乗算装置は、数Ｘを初
期値として数Ｐによる剰余を順次再帰的に生成し、数Ｙ
を所定ビットずつ下位側から分割して順次得られる部分
数と順次生成される剰余との部分積を順次累算して積Ｘ
＊Ｙの数Ｐによる剰余乗算値を求める剰余乗算装置であ
って、前記数Ｘの数Ｐによる剰余を生成する剰余生成手
段と、前記剰余を数Ｘの代替値として剰余生成手段に再
帰的に剰余を生成させる再帰手段と、乗数を３ｍ（ｍは
２以上）ビットからなる複数の部分数に分割する分割手
段と、各部分数について、その部分数の上位ビットから
３ビットずつ区切ったｍ個の３ビット値それぞれが”１
１１”であるか否かを判定するｍ個の判定手段と、２つ
以上の互いに隣り合う判定手段であって、かつ、何れ
も”１１１”であると判定した判定手段群を検出する検
出手段と、各判定手段に対応して設けられ、各判定手段
により”１１１”であると判定された場合には、剰余の
２の３乗倍した値と剰余の負の値とを用いて小部分積を
生成するｍ個の第１生成手段と、検出手段により判定手
段群が検出された場合には、その判定手段群のうち最上
位の判定手段以外の判定手段群中の判定手段に対応する
第１生成手段による部分積の生成を停止させる停止手段
と、各第１判定手段に対応して設けられ、第１判定手段
により“１１１”でないと判定された場合には、剰余と
当該３ビット値との積を用いて小部分積を生成するｍ個
の第２生成手段と、全ての部分数についてｍ個の第１生
成手段による小部分積とｍ個の第２生成手段による小部
分積とを順次累算する累算手段とから構成してもよい。

【００２３】また、前記剰余乗算装置は、前記停止手段
の代りに検出手段により判定手段群が検出された場合に
は、当該判定手段群のうち最上位の判定手段に対応する
第１生成手段に剰余の負の値の生成を停止させ、当該判
定手段群のうち最上位の判定手段を除く何れか１つの判
定手段に対応する第１生成手段に剰余の２の３乗の値の
生成を停止させる第１停止手段と、検出手段により判定
手段群が検出された場合には、その判定手段群のうち最
上位の判定手段と前記何れか１つの判定手段とを除く判
定手段群中の判定手段に対応する第１生成手段による小
部分積の生成を停止させる第２停止手段とを備えてもよ
い。

【００２４】

【発明の実施の形態】（第１実施形態）以下、本発明に
係る実施の形態について、図面を用いて説明する。図１
は、本発明に係る第１の実施形態における乗算装置の構
成図である。本実施形態における乗算装置は、２進数ｎ
ビットの被乗数Ｘと２進数３ビットの乗数Ｙとが入力さ
れると、積Ｘ*Ｙを出力する。なお、ここで被乗数Ｘ及
び乗数Ｙを２進数であらわす場合、()₂を用いて

【数１】

【数２】 と表記する。また、乗数Ｙの各ビットを区別して表わす
場合、最上位ビットをy[2]、その次のビットをy[1]、最
下位ビットをy[0]と表わす。

【００２５】本乗算装置は、シフタ１０１〜１０３、演
算値選択器１０４、加算器１０５から構成される。シフ
タ１０１は、被乗数Ｘが入力されると被乗数Ｘを左方向
に１ビットシフトして最下位ビットに０を埋めた(n+1)
ビット幅のデータを演算値選択器１０４に出力する。

【００２６】シフタ１０２は、被乗数Ｘが入力されると
被乗数Ｘを左方向に２ビットシフトして下位２ビットに
０を埋めた(n+2)ビット幅のデータを演算選択器１０４
に出力する。ここでシフタ１０１〜１０２について説明
する。

【００２７】今、ｎビットの被乗数Ｘと３ビットの乗数
Ｙの積Ｘ*Ｙを展開すると、

【数３】 と表わされる。すなわち、積Ｘ*Ｙを求めるには、Ｘを
２ビット桁上げさせた値Ｘ*２^２と、Ｘを１ビット桁上
げさせた値Ｘ*２^１とＸとを用意しておき、それぞれの
値にＹの各ビットy[2]、y[1]、y[0]をそれぞれ掛け合わ
せることによってできる部分積を加算すればよい。

【００２８】そのためシフタ１０１及び１０２は、シフ
トさせることにより、積Ｘ*Ｙの部分積となる可能性の
あるＸ*２^１及びＸ*２^２を生成して演算値選択器１０４
へ出力する役割を担っている。同じく部分積となる可能
性のあるＸ*２⁰については、図１の１００を通じて乗数
Ｘをそのまま演算値選択器１０４に入力すればよい。以
下、第１実施形態においては、積Ｘ*Ｙの部分積となる
可能性のある値のことを部分積候補と呼ぶ。

【００２９】シフタ１０３は、被乗数Ｘが入力されると
被乗数Ｘを左方向に３ビットシフトして下位３ビットに
０を埋めた(n+3)ビット幅のデータを演算値選択器１０
４に出力する。シフタ１０３は、乗数Ｙが（y[2]y[1]y
[0]）₂=（111）₂である場合に利用される。すなわち、
(111)₂=(1000)₂-(1)₂と変形できるので、この式を用い
て積Ｘ*Ｙを展開すると

【数４】 上式のうち、−Ｘは、Ｘの０と１とを反転させたＸの反
転値（１の補数）と１を加えることにより生成される値
と同値なので、（数４）は（数５）のように表わすこと
ができる。

【数５】

【００３０】これより、乗数Ｙが(111)₂の場合、積Ｘ*
ＹはＸを３ビット桁上げした値Ｘ*２ ^３とＸの１の補数
と１とを生成してこれらを加え合わせればよい。そのた
めシフタ１０３は、乗数Ｙが(111)₂であるときに用いら
れるように（数４）におけるＸ*２^３を生成して演算値
選択器１０４に出力する役割を担っている。（数５）に
おけるＸの１の補数と１については、演算値選択器１０
４により生成される。

【００３１】演算値選択器１０４は、入力端子Ｉ０から
入力される被乗数Ｘの１の補数（つまりＸの反転値）を
生成する反転回路を有し、入力端子Ｓに入力される乗数
Ｙが(111)₂である場合には、入力端子Ｉ３から入力され
るＸ*２^３と、反転回路により生成される被乗数Ｘの１
の補数と、１とを、出力端子Ｏ１、Ｏ０、Ｆから加算器
１０５へ出力し、乗数Ｙが(111)₂以外である場合には、
部分積候補として入力端子Ｚに入力される０、Ｉ０〜Ｉ
２に入力されたＸ及び桁上げ後の各被乗数（Ｘ*２^１、
Ｘ*２^２）を、乗数Ｙに応じて選択して出力端子Ｏ１、
Ｏ０、Ｆから部分積として加算器１０５へ出力する。図
２は、演算値選択器１０４における入出力制御論理を示
す真理値表である。

【００３２】同図は、あらゆる値の乗数(y[2]y[1]y[0])
₂に対して、演算値選択器１０４の出力端子Ｏ１、Ｏ
０、Ｆの出力値を表わしている。例えば、(y[2]y[1]y
[0])₂=(001)₂の場合、演算値選択器１０４は、出力端子
Ｏ１からは入力端子Ｚより入力される０を出力し、出力
端子Ｏ０からは入力端子Ｉ０より入力される被乗数Ｘを
出力し、出力端子Ｆからは０を出力することがわかる。
なお、同図において２０１は入力端子Ｉ０から入力され
る値を反転させた反転値を示している。

【００３３】同図において、乗数(y[2]y[1]y[0])₂が(11
1)₂であるとき、演算値選択器１０４は、入力端子Ｉ３
から入力される値Ｘ*２^３と入力端子Ｉ０から入力され
る値Ｘを反転させたＸの反転値とをそれぞれ出力端子Ｏ
１、Ｏ０から加算器１０５へ出力し、出力端子Ｆからキ
ャリ入力として１を加算器１０５へ出力する。これは、
（数６）において説明したとおりである。乗数(y[2]y
[1]y[0])₂が(111)₂ではないとき、演算値選択器１０４
は、図２の真理値表に示す通り、y[i]＝１であるビット
に対応する入力端子を選択して、その入力値を加算器１
０５へ出力する。

【００３４】例えば乗数(y[2]y[1]y[0])₂が(101)₂のと
き、この値を（数４）に代入すると、

【数６】 となる。この例においては、乗数Ｙはy[2]及びy[0]が１
であるから、それらに対応するＸ*２^２とＸ*２^０とを加
算すれば、積Ｘ*Ｙが求められる。そこで演算値選択器
１０４は、それらのビットに対応する入力端子Ｉ２及び
Ｉ０を選択して、その入力値であるＸ*２^２及びＸをそ
れぞれＯ１及びＯ０から加算器１０５へ出力する。

【００３５】この例からわかるように（数４）は、各項
と乗数Ｙの各ビットが対応しているので、積Ｘ*Ｙを求
めるには乗数Ｙの各ビットのうち値が１のビットに対応
する項を加算すればよい。すなわち、演算値選択器１０
４は、y[i]＝１のとき、Ｘ*２ⁱが入力される入力端子を
選択して出力端子Ｏ１とＯ０のいずれかから加算器１０
５へ出力する。

【００３６】乗数Ｙが(111)₂以外の乗数Ｙは、y[i]=1と
なるビットが０〜２個なので、演算値選択器１０４が出
力する部分積の出力数も０〜２個である。そのため乗数
Ｙが(111)₂でないとき演算値選択器１０４は、部分積を
出力する必要のない出力端子からは、入力端子Ｚより入
力される０を加算器１０５へ出力する。

【００３７】演算値選択器１０４は、図２の入出力制御
論理を実現させるため、図３に示すように、反転回路３
０１と、セレクタ３０２と、セレクタ３０３と、制御回
路３０４とから構成される。反転回路３０１は、Ｉ０か
ら入力される被乗数Ｘを反転させたＸの反転値を生成し
てセレクタ３０３へ出力する。

【００３８】セレクタ３０２は、制御回路３０４からの
制御信号に基づいて、入力端子Ｉ１〜Ｉ３及び入力端子
Ｚのうちから１つを選択して、選択した入力端子からの
入力値を出力端子Ｏ１より加算器１０５へ出力する。セ
レクタ３０３は、制御回路３０４からの制御信号に基づ
いて、入力端子Ｉ０、Ｉ１及び入力端子Ｚ及びＩ０の反
転値が入力される入力端子（以下、この入力端子をＩ
０’と表わす）のうちから１つを選択して、選択した入
力端子からの入力値を出力端子Ｏ０より加算器１０５へ
出力する。

【００３９】制御回路３０４は、乗数Ｙが入力される
と、その値に応じてセレクタ３０２及びセレクタ３０３
による入力端子の選択を制御する制御信号Ｓ１及び制御
信号Ｓ０をそれぞれセレクタ３０２及びセレクタ３０３
へ出力する。乗数Ｙの値に対する制御信号Ｓ１、Ｓ０の
出力は、図２の入出力制御論理に対応している。制御信
号Ｓ１は、セレクタ３０２が入力端子Ｉ３〜Ｉ１及び入
力端子Ｚの中からいずれか１つの入力端子を選択して、
その入力値を出力端子Ｏ１から加算器１０５へ出力する
よう指示する信号である。

【００４０】また、制御信号Ｓ０は、セレクタ３０３が
入力端子Ｉ１、Ｉ０及び入力端子Ｚ及び入力端子Ｉ０’
の中からいずれか１つの入力端子を選択して、その入力
値を出力端子Ｏ０から加算器１０５へ出力するよう指示
する信号である。詳しく説明すると制御回路３０４は乗
数Ｙの全ビットが１のとき、すなわち(y[2]y[1]y[0])₂=
(111)₂のとき、セレクタ３０２に入力端子Ｉ３から入力
されるＸ*2^３を出力値として選択するよう制御信号Ｓ１
による指示を与え、セレクタ３０３にＩ０’から入力さ
れるＸの反転値を出力値として選択するよう制御信号Ｓ
０による指示を与える。それとともに制御回路３０４
は、出力端子Ｆから加算器１０５へキャリ入力として１
を出力する。

【００４１】また、制御回路３０４は乗数Ｙの全ビット
が１ではないとき、すなわち(y[2]y[1]y[0])₂=111では
ないとき、y[2]=1ならば入力端子Ｉ２から入力されるＸ
*2^２を、y[1]=1ならば入力端子Ｉ1から入力されるＸ*2¹
を、y[0]=1ならば入力端子Ｉ0から入力されるＸを、出
力値として選択するようセレクタ３０２、３０３に制御
信号Ｓ１、Ｓ０による指示を与える。

【００４２】加算器１０５は、演算値選択器１０４の出
力端子Ｏ１及びＯ０及びＦから入力される値を加算す
る。この加算結果が積Ｘ*Ｙとなる。以上のようにし
て、乗数Ｙが(111)₂のとき、積Ｘ*Ｙの演算が（数８）
となるような構成にしているので、従来X*2²+X*2¹+X*2⁰
の加算を行っていたのに対して加算器１０５の負荷が軽
減される。 （第２実施形態）

【００４３】以下、本発明の第２実施形態における剰余
乗算装置について、図面を用いて説明する。本実施形態
の剰余乗算装置は、楕円曲線暗号の演算などに用いられ
るための装置で、１６１ビット以下の被乗数Ｘと１６１
ビット以下の乗数Ｙとの積Ｘ*ＹのＰによる剰余Ｘ*Ｙｍ
ｏｄＰを算出する。ここでＰは２の１６０乗から２の５
４乗以下の値αを引いた素数とする。

【００４４】本実施形態においては、被乗数Ｘや乗数Ｙ
を２進表記する場合、第１実施形態と同様()₂を用いて

【数７】 とする。

【００４５】なお、本実施形態の剰余乗算装置は、(Ｘ*
Ｙ)modＰを、((ＸmodＰ)*Ｙ)modＰに変形した演算式に
基づいて構成される。より詳しくは、乗数Ｙを９ビット
ずつ１８個の部分乗数Ｙ’(m)(1<=m<=18)に分割し、Ｘm
odＰと部分乗数Ｙ’(m)と部分乗数Ｙ’(m)の桁上げ分２
^(m-1)*9とを加え合わせてできる部分積(ＸmodＰ)*Ｙ’
(m)*２^(m-1)*9の累算によって(ＸmodＰ)*Ｙを求めるよ
う構成される。つまり、Ｙ’(m)を

【数８】 とすると、(ＸmodＰ)*Ｙは、

【数９】 となる。またさらに本剰余乗算装置は、（数１０）に示
すようにＸを２^(ｍ-1)*9桁上げすることによって、部分
乗数Ｙ’(m)の桁上げ分２^(ｍ-1)*9の代りを行う。

【数１０】 このとき、本剰余乗算装置は、Ｘの桁上げによる桁溢れ
を防ぐために、（数１０）の(Ｘ*２^(m-1)*9)modＰをＸ*
(2⁹modＰ)^m-1に置き換えて演算を行っている。以上をま
とめると、本剰余乗算装置は、(Ｘ*Ｙ)modＰを求めるた
めに（数１１）に示す演算を行うよう構成される。

【数１１】 （数１１）に沿って、本剰余乗算装置の処理の流れを簡
単に説明すると、まず、剰余乗算装置は、まずＸ*(2⁹mo
dＰ)^m-1とＹ’(m)を別々に生成して、次にそれらの部分
積Ｘ*((2⁹modＰ)^m-1)modＰ*Ｙ’(m)を求め、求めた部分
積を累算するという一連の処理（以下、ループ処理と呼
ぶ）をｍ＝1,2,...17,18について行い、最後に累算値の
Ｐによる剰余を算出する処理（以下、累算値剰余処理と
呼ぶ）を行う。

【００４６】ただし、本剰余乗算装置の構成において、
Ｘ*(2⁹modＰ)^m-1を生成する処理は、２^９倍する処理
（以下、桁上げ処理と呼ぶ）とＰによる剰余をとる処理
（以下、剰余演算処理と呼ぶ）の２段階の処理によって
行われている。具体的には、Ｘ*(2⁹modＰ)^m-1をＲ(m)と
おくと、ｍ＝１のときＲ(1)＝Ｘとなるので、本剰余乗
算装置は、桁上げ処理も剰余演算処理も行わない。ｍ＝
２のとき、Ｒ(2)＝Ｘ*2⁹modＰとなり、本剰余乗算装置
は、Ｘについて桁上げ処理を行ってから剰余乗算処理を
行う。ｍ＝３のとき、Ｒ(3)＝Ｒ(2)*2⁹modＰとなり、本
剰余乗算装置は、ｍ＝２のとき算出したＲ(2)について
桁上げ処理を行ってから剰余演算処理を行う。このよう
にして、本剰余乗算装置は、桁上げ処理と剰余乗算処理
を１８回繰り返す。

【００４７】また、本剰余乗算装置の構成において、部
分積を求める処理は、部分積を１つ出力する処理ではな
く、加え合わせることで部分積と同値になるような複数
の演算値を出力する処理である。それにともない、累算
処理においては、部分積を累算するのではなく、複数の
演算値を累算する処理が行われる。

【００４８】ここで複数の演算値について説明すると、
本剰余乗算装置においては部分乗数Ｙ’(m)が(11111111
1)、(111111###)、(###111111)、(---###111)、(###111
###)、(111###---)のように１が連続する数字列を含む
場合（ここで、###は111以外の数字列、---は任意の数
字列を表わす）に、第１実施形態のＹ＝(111)²の場合と
同様、出力される演算値が少なくなるよう工夫されてい
る。

【００４９】以下からは、本実施形態における剰余乗算
装置の構成を（数９）と図面を用いて説明する。図４は
第２実施形態における剰余乗算装置の概略構成を示すブ
ロック図である。同図において、剰余乗算装置は、剰余
演算部４０１と、乗数分割部４０２と、部分積演算部４
０３と、累算部４０４とから構成される。剰余演算部４
０１は、部分積演算部４０３によって桁上げ処理がなさ
れた値について剰余演算処理を行い、部分積演算部４０
３へ出力する。

【００５０】詳しくは、剰余演算部４０１は、最初に初
期値として入力された被乗数Ｘ（＝Ｒ(1)）をそのまま
部分積演算部４０３へ出力する。次に剰余演算部４０１
は、部分積演算部４０３より被乗数Ｘを２^９倍された１
７０ビットの値Ｘ*２^９が戻されるので、その値のＰに
よる剰余（Ｘ*２^９）ｍｏｄＰ（＝Ｒ(2)）を算出して部
分積演算部４０３へ出力する。さらに剰余演算部４０1
は、部分積演算部４０３から(Ｘ*２^９）ｍｏｄＰを９ビ
ット左へシフトさせた１７０ビットの値((Ｘ*２^９)ｍｏ
ｄＰ)*２^９が入力されるので、その値のＰによる剰余
((Ｘ*２^９)ｍｏｄＰ)*２^９)ｍｏｄＰ（＝Ｒ(3)）を算出
して部分積演算部４０３へ出力する。

【００５１】以上のようにして、剰余演算部４０１は、
部分積演算部４０３によって桁上げ処理された値を順次
受け取って、その度に受け取った値のＰによる剰余Ｒ
(m)を部分積演算部４０３へ出力する。剰余乗算部４０
１のm-1回目の出力Ｒ(m-1)と、m回目の出力Ｒ(m)との関
係を示すと以下のようになる。

【数１２】

【００５２】その他、剰余演算部４０１は、累算部４０
４より入力される値のＰによる剰余を算出する累算値剰
余処理を行い、その値を剰余乗算装置の演算結果である
（Ｘ*Ｙ）modＰとして外部へ出力する。乗数分割部４０
２は、乗数Ｙの部分乗数Ｙ’(m)を順次生成して部分積
演算部４０３へ出力する。

【００５３】詳しくは、乗数分割部４０２は、初期値と
して乗数Ｙが入力されると、その最下位ビットから９ビ
ット分のビット列Ｙ’(1)＝(y[8]y[7]y...y[1]y[0])を
部分積演算部４０３へ出力する。次に、乗数分割部４０
２は、次の９ビット分のビット列Ｙ’(2)＝(y[17]y[16]
y...y[10]y[9])を部分積演算部４０３へ出力する。この
ようにして乗数分割部４０２は、順次部分乗数Ｙ’(m)
を部分積演算部４０３へ出力する。

【００５４】乗数分割部４０３のm回目の出力Ｙ’(m)
は、以下の式で表わされる。

【数１３】 部分積演算部４０３は、剰余演算部４０１より入力され
る剰余Ｒ(m)と乗数分割部４０２より入力される部分乗
数Ｙ’(m)とに基づいて、複数の演算値を出力する。こ
れら複数の演算値は加え合わせることにより、積Ｒ(m)*
Ｙ’(m)となる値である。

【００５５】詳しくは、部分積演算部４０３は、まず剰
余演算部４０１よりＲ(m)が入力されると、R(m)*2⁹、R
(m)*2⁸、R(m)*2⁷、R(m)*2⁶、R(m)*2⁵、R(m)*2⁴、R(m)*2
³、R(m)*2²、R(m)*2¹を生成し、また内部の反転器を用
いてR(m)*2⁶の反転値、R(m)*2 ³の反転値、Ｒ(m)の反転
値を生成する。これらとＲ(m)は演算値の候補となる値
であり、以下、これらとＲ(m)とを合わせて演算値候補
と呼ぶ。

【００５６】次に、部分積演算部４０３は、乗数分割部
４０２より入力される部分乗数Ｙ’(m)に基づいて、先
に生成した演算値候補の中から演算値をいくつか選択し
て累算部４０４へ出力する。

【００５７】演算値の選択について詳しく説明するため
に、今、乗数分割部４０３より入力される部分乗数Ｙ’
(m)を

【数１４】 とする。すると、通常、部分積演算部４０３は、i=1,
2,...8について部分乗数Ｙ’(m)の各ビットym[i]の値が
１のとき演算値候補の中から対応するＲ(m)*2ⁱを演算値
として選択し、累算部４０４へ出力する。ただし、部分
乗数Ｙ(m)が(111111111)、(111111###)、(###111111)、
(---###111)、(###111###)、(111###---)である場合、
部分積演算部４０３が選択する演算値は、１が連続する
部分についてはこれに限らず、異なる選択を行う。具体
的に、部分積演算部４０３は、Ｙ’(m)＝(111111111)の
場合、R(m)*2^９とＲ(m)の反転値とを演算値として選択
し、(111111###)のとき、R(m)*2^９とR(m)*2^３の反転値
とを演算値として選択し、(###111111)のとき、R(m)*2
^６とＲ(m)の反転値とを演算値として選択し、(---###11
1)のとき、R(m)*2^３とＲ(m)の反転値とを演算値として
選択し、(###111###) のとき、R(m)*2^６とR(m)*2^３の反
転値とを演算値として選択し、(111###---)のとき、R
(m)*2 ^９とR(m)*2^６の反転値とを演算値として選択し、
累算部４０４へ出力する。さらに部分積演算部４０３は
それぞれの場合について１を演算値として累算部４０４
へ出力する。

【００５８】ここで、上記部分乗数Ｙ’(m)中の###は11
1以外の３ビットの数字列、---は３ビットの任意の数字
列であるが、この部分については通常の場合と同様ym
[i]が１のときＲ(m)*2ⁱを演算値として選択し、累算部
４０４へ出力する。累算部４０４は、部分積演算部４０
３より複数の演算値が入力される度に、順次内部のレジ
スタに累算する。さらに累算部４０４は、１回の累算ご
とに、レジスタの桁溢れを防ぐために、累算値を補正し
て次の累算に備える。この補正については後に詳しく説
明する。

【００５９】累算部４０４のｍ回目の累算結果Ｏ(m)を
式に表わすと以下のようになる。

【数１５】 ここで、Ｏ’(m-1)は、(m-1)回目の累算結果Ｏ(m-1)を
補正した値を示す。累算部４０４は、累算が全て終わる
と、累算結果の補正を行ってから剰余演算部４０１へ補
正した累算結果を出力する。これは、剰余演算部４０１
に累算結果のＰによる剰余を算出させることで、累算部
４０４の出力結果Ｏの値を１６１ビット以下に調節する
ためである。

【００６０】図５は、本実施形態における剰余乗算装置
全体の処理の流れを示すフローチャートである。まず剰
余乗算装置の剰余演算部４０１と乗数分割部４０２と累
算部４０４は、初期値設定処理において、剰余分割部４
０１は初期値として被乗数Ｘが、乗数分割部４０２は初
期値として乗数Ｙが、累算部４０４は累算用の初期値と
して０が、それぞれ入力される（Ｓ５０１）。 （一回目のループ）

【００６１】初期値の設定が終わると、剰余演算部４０
１は、被乗数ＸをＸのＰによる剰余Ｒ（１）として部分
積演算部４０３へ出力し、乗数分割部４０２は、乗数Ｙ
の下位９ビットからなる部分乗数Ｙ’（１）を部分積演
算部４０３へ出力する（Ｓ５０２）。

【００６２】被乗数Ｘと部分乗数Ｙ’(m)が入力された
部分積演算部４０３は、複数の演算値を累算部４０４へ
出力し、また、被乗数Ｘをを剰余演算部４０１へ出力
し、またＲ（２）を２^９した値を剰余演算部４０１へ出
力する（Ｓ５０３）。複数の演算値が入力された累算部
４０４は、それら複数の演算値を加え合わせて、初期値
の０に累算する（Ｓ５０４）。（２回目のループ）

【００６３】剰余演算部４０１は、部分積演算部４０３
よりＸ*２^９が入力されると、その値のＰによる剰余Ｒ
（２）＝Ｘ*２^９ｍｏｄＰを部分積演算部４０３へ算出
し、乗数分割部４０２は、乗数Ｙの下位から数えて１０
〜１８ビット目までの９ビット分の部分乗数Ｙ’（２）
を部分積演算部４０３へ出力する（Ｓ５０２）。

【００６４】部分積演算部４０３は、剰余Ｒ（２）と部
分乗数Ｙ’（２）が入力されると、積Ｒ（２）*Ｙ’
（２）を算出するための複数の演算値を累算部４０４へ
出力する（Ｓ５０３）。累算部４０４は、部分積演算部
４０３より複数の演算値が入力されると、それらを加え
合わせることによって積Ｒ（２）*Ｙ’（２）を計算し
ながら積Ｒ（２）*Ｙ’（２）を１回目のループ時の累
算値に累算する（Ｓ５０４）。

【００６５】（３回目のループ以降）ループが１８回目
になるまで、２回目のループと同じ処理を繰り返して、
Ｓ５０２〜Ｓ５０４におけるループ処理を終える。累算
部４０４は、ループ処理後の累算値が正になるように補
正を行って、剰余演算部４０１へ累算値を出力する（Ｓ
５０５）。

【００６６】累算部４０４より累算値が入力された剰余
演算部４０１は、累算値のＰによる剰余をとることによ
り、ビット数を１６１ビットに補正し、その補正された
値を結果として外部へ出力する（Ｓ５０６）。以上、本
実施形態の剰余乗算装置全体の流れをフローチャートに
より示した。以下からは、剰余乗算装置の各構成要素の
詳細な構成について図を用いて説明する。

【００６７】図６は、図４のブロック図における剰余演
算部４０１の詳細な構成を示すブロック図である。同図
において、剰余演算部４０１は、セレクタ６０１、６０
２、６０３と、ｐ−ＲＯＭテーブル６０４と、加算器６
０５とから構成される。セレクタ６０１は、被乗数Ｘ
と、加算器６０５より入力される値とのいずれか一方を
選択して部分積演算部４０３へ出力するセレクタであ
る。

【００６８】詳しくは、セレクタ６０１は、最初、図５
のＳ５０１の初期値設定によって被乗数Ｘが入力される
と、被乗数Ｘを演算値選択部４０３へ出力する。その
後、セレクタ６０１は、図５のＳ５０２〜５０４による
ループの間、加算器６０５より順次入力される剰余を部
分積演算部４０３へ出力する。セレクタ６０２は、図５
のＳ５０２〜５０４のループ中は部分積演算部４０３か
ら入力される１７０ビットのうち上位１０ビット分をｐ
−ＲＯＭテーブル６０４へ出力し、Ｓ５０６の剰余演算
による補正処理のときは累算部４０４より入力される１
７０ビットのうち上位１０ビット分をｐ−ＲＯＭテーブ
ル６０４へ出力する。

【００６９】セレクタ６０３は、図５のＳ５０２〜５０
４のループ中は、演算値選択部４０３から入力される１
７０ビットのうち下位１６０ビット分を加算器６０５へ
出力し、図５のＳ５０６のときは、累算部４０４より入
力される１７０ビットのうち下位１６０ビット分を加算
器６０５へ出力する。

【００７０】ｐ−ＲＯＭテーブル６０４は、セレクタ６
０２からの入力の度に、セレクタ６０２より入力される
上位１０ビットを２^１６０した値のＰによる剰余を加算
器６０５へ出力する。剰余を出力するためにｐ−ＲＯＭ
テーブル６０４は、図７に示すような、あらゆる１０ビ
ットの入力値に対して、入力値の２の１６０乗倍した値
のＰによる剰余を対応させたＲＯＭテーブルを予め記憶
し、入力値とそのＲＯＭテーブルとを照合することによ
って、対応する剰余値を加算器６０５へ出力する。

【００７１】加算器６０５は、ｐ−ＲＯＭテーブル６０
４からの入力とセレクタ６０３からの入力を加算するこ
とによって選られた１６１ビットの値をセレクタ６０１
へ出力する。この加算値が部分積選択部４０３あるいは
累算部４０４より入力される１７０ビットの入力値のＰ
による剰余値である。以上に説明した、セレクタ６０
２、６０３、ｐ−ＲＯＭテーブル６０４、加算器６０５
からなる部分によって、入力された値の剰余が求められ
る。

【００７２】図８は、図４のブロック図における乗数分
割部４０２の詳細を示すブロック図である。同図におい
て、乗数分割部４０２は、セレクタ８０１と、レジスタ
８０２と、９ビット右シフタ８０３とから構成される。

【００７３】セレクタ８０１は、初期値として入力され
る乗数Ｙと９ビット右シフタ８０３からの入力値とのい
ずれか一方を選択してレジスタ８０２へ出力する。詳し
くは、セレクタ８０１は、最初の１回のみ図５のＳ５０
１の初期値設定時に入力される乗数Ｙを選択してレジス
タ８０２へ出力し、その後はＳ５０２〜５０４のループ
中は順次９ビット右シフタ８０３より入力される値をレ
ジスタ８０２へ出力する。

【００７４】レジスタ８０２は、セレクタ８０１より値
が順次入力される度にレジスタ８０２の値を更新しなが
らその値を保持し、保持している値の下位９ビットの値
を部分積演算部４０３へ出力する。それと同時にレジス
タ８０２は、保持している値を９ビット右シフタ８０３
へ出力する。９ビット右シフタ８０３は、レジスタ８０
２より順次入力される１６１ビットの値を右方向に９ビ
ットシフトさせてセレクタ８０１へ出力する。

【００７５】以上のような構成によって乗数分割部４０
２は、乗数の下位から９ビットずつを部分積演算部４０
３へ出力する。図９は、図４のブロック図における部分
積演算部４０３の詳細な構成を示すブロック図である。
本実施形態において部分積演算部４０３は、剰余演算部
４０１からの剰余Ｒと乗数分割部４０２からの９ビット
の部分乗数Ｙ’(m)とが入力されると、累算部４０４に
おける加算の対象となる複数の演算値を出力する。これ
ら複数の演算値は、加え合わせることにより剰余Ｒ(m)
と部分乗数Ｙ’(m)とからなる積Ｒ(m)*Ｙ’(m)となる値
である。

【００７６】同図において、部分積演算部４０３は、シ
フタ部５１及び演算値選択部５２から構成される。シフ
タ部５１は、剰余演算部４０１より入力される剰余Ｒ
(m)に基づいて演算値となる可能性のある９個の演算値
候補Ｒ(m)*２、Ｒ(m)*２^２、Ｒ(m)*２^３、Ｒ(m)*２^４、
Ｒ(m)*２^５、Ｒ(m)*２^６、Ｒ(m)*２^７、Ｒ(m)*２^８、Ｒ
(m)*２^９を生成して演算値選択部５２へ出力する。ま
た、シフタ部５１は、生成したＲ(m)*２ ^９を剰余演算部
４０１へ出力する。

【００７７】演算値候補を生成するため、シフタ部５１
はシフタ５０１〜５０９を備える。シフタ５０１〜５０
９は、剰余演算部４０１より入力される剰余Ｒ(m)につ
いて、それぞれ１〜９ビット左方向にシフトさせてそれ
ぞれ下位１〜９ビットに０を埋めて演算値選択部５２へ
出力する。

【００７８】演算値選択部５２は、剰余演算部４０１か
らの剰余Ｒ(m)と、シフタ部５１からの９個の演算値候
補と、０とが入力されると、積Ｒ(m)*Ｙ’(m)を求める
ために必要となる複数の演算値を累算部４０４に出力す
る。このため演算値選択部５２は、演算値選択器５１０
〜５１２と、論理和演算器５１３とから構成される。

【００７９】演算値選択器５１０〜５１２は、乗数分割
部４０２より入力される部分乗数Ｙ’(m)の値に応じて
演算値の出力を行う。演算値選択器５１０〜５１２によ
る入出力制御論理をまとめた表をそれぞれ図１０(a)〜
(c)に示す。なお、同図において「‐」は任意の１ビッ
トの値を表わし、連続する「###」は数字列111以外の任
意の数字列を表わすものとする。

【００８０】同図(a)〜(c)において、９０１〜９０３に
示す部分の入出力制御論理は、第１実施形態の演算値選
択器１０４において、入力される乗数Ｙが(111)₂以外の
場合の入出力制御論理と同様である。すなわち、演算値
選択器５１０〜５１２は、以下に示す式の各項〜を
それぞれ分担して行っている。

【数１６】

【００８１】また、同図(a)〜(c)において、９０４〜９
０６に示す部分の入出力制御論理は、第１の実施形態の
演算値選択器１０４において、入力される乗数Ｙが(11
1)_２の場合の入出力制御論理と同様である。すなわち、
演算値選択器５１０の場合において説明すると、部分乗
数Ｙ’(m)の(ym[8]ym[7]ym[6])の数字列が(1１１)であ
って、かつ、(ym[5]ym[4]ym[3])の数字列が(１１１)で
ないとき、上式の部分は、（数５）を用いて展開する
とＲ(m)*2⁹−Ｒ(m)*2⁶とすることができる。よって、演
算値選択器５１０は、入力端子Ｉ３から入力されるＲ
(m)*2⁹を出力端子Ｏ１から累算器４０４へ出力して、入
力端子Ｉ０から入力されるＲ(m)*2⁶を反転させて１の補
数にしたＲ(m)*2⁶の反転値（１の補数）を出力端子Ｏ０
から累算器４０４へ出力して、さらに１の補数を２の補
数にするための１を出力端子Ｆから累算器４０４へ出力
する。

【００８２】同様に、演算値選択器５１１は、(ym[5]ym
[4]ym[3])の数字列が(１１１)であって、(ym[8]ym[7]ym
[6])及び(ym[2]ym[1]ym[0])の数字列が(１１１)ではな
いとき、出力端子Ｏ１、Ｏ０及びＦからＲ(m)*2⁶、Ｒ
(m)*2^３の反転値及び１を出力する。また、演算値選択
器５１２においても、(ym[2]ym[1]ym[0])の数字列が(１
１１)であって、(ym[5]ym[4]ym[3])の数字列が(１１１)
ではないとき、出力端子Ｏ１、Ｏ０及びＦからＲ(m)*2
^３、Ｒ(m)の反転値及び１を出力する。

【００８３】このようにして(ym[8]ym[7]ym[6])、(ym
[5]ym[4]ym[3])、(ym[2]ym[1]ym[0])の数字列が(１１
１)のときは、第１実施形態と同様累算部４０４におけ
る加算の負荷が軽減される。以上が、演算値選択器５１
０〜５１２の第１実施形態の演算値選択器１０４と同様
の入出力制御論理部分の説明である。

【００８４】以下からは、演算値選択器５１０〜５１２
における演算値選択器１０４と異なる入出力制御論理部
分について、部分乗数Ｙ’(m)が(111111111)と、(11111
1###)と、(###111111)との場合に分けて説明する。な
お、###で表わされる数字列は(111)以外の数字列である
ものとする。

【００８５】Ｙ’(m)＝(111111111)の場合、(11111111
1)＝(1000000000)-(1)と変形することができるので、積
Ｒ(m)*Ｙ’(m)は、

【数１７】 と展開でき、積Ｒ(m)*Ｙ’(m)を求めるには、Ｒ(m)の２
^９倍とＲ(m)の負の値とを加え合わせればよいことがわ
かる。そこで、演算値選択部５２は、演算値選択器５１
０がシフタ５０９より入力されるＲ(m)*２^９を演算値選
択器５１０の出力端子Ｏ１から累算部４０４へ出力し、
演算値選択器５１２が剰余演算部４０１より入力される
剰余Ｒ(m)を反転させたＲ(m)の反転値を生成して演算値
選択器５１２の出力端子Ｏ０から累算部４０４へ出力
し、また、Ｒ(m)の反転値を２の補数にするための１を
演算値選択器５１２の出力端子Ｆから累算部４０４へ出
力する。

【００８６】Ｙ’(m)＝(111111###)の場合、(100000000
0)-(1000)+(###)と変形することができるので、積Ｒ(m)
*Ｙ’(m)は、

【数１８】 と展開でき、積Ｒ(m)*Ｙ’(m)を求めるには、Ｒ(m)の２
^９倍と−Ｒ(m)の２^３倍とＲ(m)*(###)とを加え合わせれ
ばよいことがわかる。そこで、演算値選択部５２は、演
算値選択器５１０がシフタ５０９より入力されるＲ(m)*
２^９を演算値選択器５１０の出力端子Ｏ１から累算部４
０４へ出力し、演算値選択器５１１がシフタ５０３より
入力されるＲ(m)*２^３を反転させたＲ(m)*２^３の反転値
を演算値選択器５１１の出力端子Ｏ０から累算部４０４
へ出力し、また、Ｒ(m)*２^３の反転値を２の補数にする
ための１を演算値選択器５１１の出力端子Ｏ０から累算
部４０４へ出力し、演算値選択器５１２がＲ(m)*(###)
を累算部４０４へ出力する。

【００８７】Ｙ’(m)＝(###111111)の場合も同様にし
て、演算値選択器５１０がＲ(m)*(###)*２^６を累算部４
０４へ出力し、演算値選択器５１１が、Ｒ(m)*２^６を演
算値選択器５１１の出力端子Ｏ１から累算部４０４へ出
力し、演算値選択器５１２が、Ｒ(m)を反転させたＲ(m)
の反転値を演算値選択器５１２の出力端子Ｏ０から累算
部４０４へ出力し、Ｒ(m)の反転値を２の補数にするた
めの１を演算値選択器５１２の出力端子Ｆから累算部４
０４へ出力する。

【００８８】以上から明らかなように、演算値選択部５
２は部分乗数Ｙ’(m)が(111111111)、(111111###)、(##
#111111)、(---###111)、(###111###)、(111###---)の
ように１が連続する数字列を含む場合、その１が連続す
る数字列部分に必要な演算値の出力数が３つになるの
で、累算部４０４における入力数の規模を小さくするこ
とができる。

【００８９】論理和演算器５１３は、演算値選択器５１
１の出力端子Ｆからの入力と、演算値選択器５１２の出
力端子Ｆからの入力との論理和を出力する。図１０(b)
(c)から明らかなように、演算値選択器５１１のＦと演
算値選択器５１１のＦとが両方とも同時に１とはならな
いことを利用して、論理和演算器５１３は、２つの入力
を１つにまとめて累算部４０４への出力を１つにしてい
る。これによりさらに累算部４０４への入力数を減らし
ている。

【００９０】図１１は、累算部４０４のより詳細な構成
を示すブロック図である。同図において、累算部４０４
は、部分積演算部４０３より入力される演算値を加え合
わせて剰余Ｒ(m)と部分乗数Ｙ’(m)との部分積Ｒ(m)*
Ｙ’(m)を求めて、順次求められる部分積Ｒ(m)*Ｙ’(m)
を累算する。全ての部分積Ｒ(m)*Ｙ’(m)の累算が終わ
ると剰余演算部４０１へ出力する。

【００９１】上記を実施するため、本実施形態の累算部
４０４は、加算器７０１と、加算器７０２と、レジスタ
７０３と、セレクタ７０４と、加算器７０５とから構成
される。加算器７０１は、演算値選択器５１０より入力
される３つの値と、演算値選択器５１１の出力端子Ｏ１
より入力される値とをすべて加算して加算器７０５へ出
力する。

【００９２】加算器７０２は、演算値選択器５１１の出
力端子Ｏ０及びＦより入力される値と、演算値選択器５
１２より入力される３つの値とをすべて加算して加算器
７０５へ出力する。加算器７０５は、加算した値を保持
するためのレジスタを持ち、加算器７０１と、７０２
と、セレクタ７０４とから順次入力される値を累算す
る。

【００９３】レジスタ７０３は、除数Ｐを１０２２倍し
た定数を保持しており、定数選択器７０４へ前記定数を
出力する。この定数は、後述する加算器７０５におい
て、加算された値を補正するためのものである。定数選
択器７０４は、レジスタ７０３より入力される定数と、
レジスタ７０３より反転器を介すことによって反転され
た定数と、０とが入力されると、加算器７０５のレジス
タの累算値に応じて、それら３値のうちから１つを選択
して加算器７０５へ出力する。詳しく説明すると定数選
択器７０４は、図５のＳ５０２〜５０４のループ中、加
算器７０５の累算値が正または０の場合に定数の反転値
を選択し、累算値が負の場合に０を選択する。この選択
された値が加算器７０５で累算値に加算されることによ
って、定数選択器７０４は、累算値を整数Ｐの−１０２
２倍から１０２２倍までの間におさえる働きをしてい
る。

【００９４】また、定数選択器７０４は、図５のＳ５０
２〜５０４のループが終了したとき、加算器７０５内部
のレジスタの累算値が負の場合に定数を選択し、正のと
きは０を選択する。選択された値が加算器７０５で加算
されることによって、定数選択器７０４は、加算器７０
５から剰余演算部４０１へ出力される累算値が必ず正の
値になるようにしている。

【００９５】以上のようにして本発明は、Ｙ’(m)が(11
1111111)、(111111###)、(###111111)、(---###111)、
(###111###)、(111###---)のとき、部分積演算部４０３
から累算部４０４へ出力される演算値が少なくなるよう
に工夫がなされているため、累算部４０４における入力
数が従来に比べて少なくてすみ、累算部４０４の加算器
７０１、７０２にかかる負荷が軽減される。

【００９６】なお、第２実施形態の剰余演算部４０１
は、ｐ−ＲＯＭテーブル６０４を１つ有し、このテーブ
ルによって、剰余演算部４０１に入力される１７０ビッ
トの値のうち、１７０〜１６１ビットの部分についての
剰余を求めていた。しかし、ｐ−ＲＯＭテーブルを１つ
に限る必要はなく、例えば以下のような構成にしてもよ
い。

【００９７】図１２は、第２実施形態における剰余演算
部４０１の代替となる剰余演算部の構成を示すブロック
図である。同図において剰余演算部は、セレクタ６０
１、１２０１、１２０２、６０３、ｐ−ＲＯＭテーブル
１２０３、１２０４、加算器１２０５から構成される。
これらのうち、図６の剰余演算部４０１と同じ符号の構
成要素は、同じものであるので説明を省略し、以下異な
る構成要素について説明する。

【００９８】セレクタ１２０１は、図５のＳ５０２〜５
０４のループ中は部分積演算部４０３から入力される１
７０ビットのうち下位から数えて１７０〜１６６ビット
目の５ビット分をｐ−ＲＯＭテーブル１２０３へ出力
し、Ｓ５０６の剰余演算による補正処理のときは累算部
４０４より入力される１７０ビットのうち下位から数え
て１７０〜１６６ビット目の５ビット分をｐ−ＲＯＭテ
ーブル１２０３へ出力する。

【００９９】セレクタ１２０２は、図５のＳ５０２〜５
０４のループ中は部分積演算部４０３から入力される１
７０ビットのうち下位から数えて１６５〜１６１ビット
目の５ビット分をｐ−ＲＯＭテーブル１２０４へ出力
し、Ｓ５０６の剰余演算による補正処理のときは累算部
４０４より入力される１７０ビットのうち下位から数え
て１６５〜１６１ビット目の５ビット分をｐ−ＲＯＭテ
ーブル１２０４へ出力する。

【０１００】ｐ−ＲＯＭテーブル１２０３は、セレクタ
１２０１より入力される５ビットの値を２１６５した値
のＰによる剰余を加算器１２０５へ出力する。剰余を出
力するためにｐ−ＲＯＭテーブル１２０３は、あらゆる
５ビットの入力値に対して、入力値の２１６５した値の
Ｐによる剰余を対応させたＲＯＭテーブルを予め記憶
し、入力値とそのＲＯＭテーブルとを照合することによ
って、対応する剰余を加算器１２０５へ出力する。

【０１０１】ｐ−ＲＯＭテーブル１２０４は、セレクタ
１２０２より入力される５ビットの値を２１６０した値
のＰによる剰余を加算器１２０５へ出力する。剰余を出
力するためにｐ−ＲＯＭテーブル１２０４は、あらゆる
５ビットの入力値に対して、入力値の２１６０した値の
Ｐによる剰余を対応させたＲＯＭテーブルを予め記憶
し、入力値とそのＲＯＭテーブルとを照合することによ
って、対応する剰余を加算器１２０５へ出力する。

【０１０２】加算器１２０５は、ｐ−ＲＯＭテーブル１
２０３、１２０４及びセレクタ６０３より入力される値
を加算することによって選られる１６１ビットの値をセ
レクタ６０１へ出力する。この加算値が部分積演算部４
０３あるいは累算部４０４より入力される１７０ビット
の入力値のＰによる剰余である。

【０１０３】以上のように、図１２における剰余演算部
はｐ−ＲＯＭテーブルを２つ設けることによって、テー
ブルを検索する時間の短縮を図っている。また、第２実
施形態における部分積演算部４０３の代りに、図１３の
ような構成にしてもよい。

【０１０４】同図において、部分積演算部は、入力され
る部分乗数Ｙ’(m)を３ビット右方向にシフトするシフ
タ１３０２と、３ビット左方向にシフトする１３０１を
有する。これらに乗数分割部４０２より部分乗数Ｙ’
(m)が入力されると、演算値選択器１３１０には、シフ
タ１３０２によっ部分乗数Ｙ’(m)の３ビット右シフト
された値が入力され、演算値選択器１３１２には、シフ
タ１３０１によって部分乗数Ｙ’(m)の３ビット左シフ
トされた値が入力される。また、演算値選択器１３１１
には、部分乗数Ｙ’(m)がそのまま入力される。

【０１０５】演算値選択器１３１０〜１３１２は、それ
ぞれ値が入力されると、図１４に示す入出力制御論理に
基づいて、入力された値に対応する出力を行う。以上の
ように、第２実施形態の部分積演算部４０３の演算値選
択器５１０〜５１２は、３つともそれぞれ異なる入出力
制御論理によって入出力を行っていたのに対して、図１
３の部分積演算部の演算値選択器１３１０〜１３１２は
３つとも同じ入出力制御論理によって入出力を行うこと
ができる。これにより、部分積演算部は３つとも同じ内
部構成の演算値選択器を用いることができる。

【０１０６】

【発明の効果】本発明にかかる乗算装置は、ｎ（ｎは３
以上）ビットからなる乗数の全ビットが１であるか否か
を判定する判定手段と、全ビットが１であると判定され
たとき、被乗数の２のｎ乗倍した値を生成する生成手段
と、全ビットが１であると判定されたとき、被乗数の１
の補数を生成する補数生成手段と、被乗数の２のｎ乗倍
した値と被乗数の１の補数と定数１とを加算する加算手
段とを備える。

【０１０７】この構成によれば、ｎビットの乗数の全ビ
ットが１であると判定されたとき、被乗数の２のｎ乗倍
した値と被乗数の１の補数とを生成し、それらを加算す
ることにより被乗数と乗数との乗算値を求める。このた
め、従来の技術においては乗数の全ビットが１である場
合、乗数の各ビットと被乗数とを乗算したｎ個の乗算値
を加算することにより被乗数と乗数との積を求めていた
のに対し、本構成においては、乗数の全ビットが１であ
る場合には、被乗数の２のｎ乗倍した値と１の補数と１
とを加算することによって被乗数と乗数との積を求める
ことができるので、積を求める際の加算の計算量の規模
と回路の規模とを小さくできるという効果がる。

【０１０８】また、前記生成手段は、被乗数を左へｎビ
ットシフトさせて下位ｎビット全てに０を入力するシフ
タを用いて構成されるので、被乗数の２のｎ乗倍した値
をシフタによって簡単に生成することができるという効
果がある。

【０１０９】また、本発明の乗算装置は、乗数を分割し
て得られる部分乗数と被乗数との部分積を累算して乗算
値を求める乗算装置であって、乗数をｎ（ｎは３以上）
ビットからなる複数の部分乗数に分割する分割手段と、
各部分乗数について、部分乗数の全ビットが１であるか
否かを順次判定する判定手段と、全ビットが１であると
判定された場合には、被乗数を２のｎ乗倍した値と、被
乗数の負の値との和を用いて部分積を生成する第１生成
手段と、全ビットが１であると判定されなかった場合に
は、被乗数と当該部分乗数との積を用いて部分積を生成
する第２生成手段と、第１生成手段による部分積または
第２生成手段による部分積を順次累算する累算手段とを
備える。

【０１１０】この構成によれば、乗数は分割手段によっ
てｎビットの部分乗数に分割され、各部分乗数の全ビッ
トが１である場合には、第１生成手段が被乗数を２のｎ
乗倍した値と被乗数の負の値との和を用いて部分積を生
成し、各部分乗数の全ビットが１ではない場合には、第
２生成手段が被乗数と部分乗数との積を用いて部分積を
生成し、第１生成手段による部分積または第２生成手段
による部分積を順次累算することによって乗数と被乗数
との乗算値を求める。このため、本乗算装置は、各部分
乗数の全ビットが１である場合には、被乗数を２のｎ乗
倍した値と被乗数の負の値との加算によって部分積を算
出するので、加算の計算量の規模と回路の規模とを小さ
くできるという効果がある。また、この構成によれば、
ｎビットの各部分乗数と被乗数との部分積の加算によっ
て積を求めているので、乗数のビット数が多い場合にも
各部分積を算出する際の加算の計算量の規模を軽減でき
るという効果がある。

【０１１１】また、前記第１生成手段は、全ビットが１
であると判定された場合に、被乗数をｎビット左シフト
するシフト手段と、被乗数の１の補数を生成する補数手
段と、シフト手段によるシフトされた被乗数と、被乗数
の１の補数と、１とを加算する加算手段とから構成され
る。

【０１１２】この構成によれば、被乗数をｎビット左に
シフトさせるだけで被乗数の２のｎ乗倍した値を簡単に
生成することができ、また被乗数の１の補数と１とから
簡単に被乗数の負の値を生成することができるので、部
分乗数の全ビットが１であるとき、簡単な回路構成によ
って部分乗数と被乗数との部分積を出力することができ
る。

【０１１３】前記分割手段は、３ビットからなる部分乗
数に分割するよう構成されれば、各部分乗数が”１１
１”のとき、被乗数の２の３乗倍した値と被乗数の負の
値との和により部分積を生成することができるので、部
分積を生成する際の加算の計算量にかかる負荷が軽減さ
れるという効果がある。

【０１１４】また本発明の乗算装置は、乗数を分割して
得られる部分乗数と被乗数との部分積を累算して乗算値
を求める乗算装置であって、乗数を３ｍ（ｍは２以上）
ビットからなる複数の部分乗数に分割する分割手段と、
各部分乗数について、その部分乗数の上位ビットから３
ビットずつ区切ったｍ個の３ビット値それぞれが“１１
１”であるか否かを判定する判定手段と、判定手段によ
り“１１１”であると判定された場合には、被乗数を２
の３乗倍した値と、被乗数の負の値との和を用いて小部
分積を生成する第１生成手段と、判定手段により“１１
１”ではないと判定された場合には、被乗数と当該３ビ
ット値との積を用いて小部分積を生成する第２生成手段
と、全ての部分乗数について、第１生成手段による小部
分積と第２生成手段による小部分積とを累算する累算手
段とを備えるてもよい。

【０１１５】この構成によれば、３ビットの部分乗数
が”１１１”の場合、従来の技術においては、部分乗数
の各ビットと被乗数との積を加算することにより部分積
を求めていたのに対し、本構成においては、被乗数の２
の３乗倍した値と被乗数の負の値との加算によって部分
積を求めることができ、部分積を求める際の加算の計算
量の規模と回路の規模とを小さくできるという効果があ
る。また、本構成は、乗数を３ビットずつに分割して部
分積の算出を行うため、ビット列中部分的に１が連続す
るような乗数においても、分割後の複数の部分乗数の中
に”１１１”である部分乗数が含まれている場合には、
その部分積を求める際に加算の計算量の規模を小さくで
きるという効果がある。

【０１１６】本発明にかかる剰余乗算装置は、数Ｘを初
期値として数Ｐによる剰余を順次に生成し、数Ｙを所定
ビットずつ下位側から分割して順次得られる部分数と再
帰的に順次生成される剰余との部分積を順次累算して積
Ｘ＊Ｙの数Ｐによる剰余乗算値を求める剰余乗算装置で
あって、前記数Ｘの数Ｐによる剰余を生成する剰余生成
手段と、前記剰余を数Ｘの代替値として剰余生成手段に
再帰的に剰余を生成させる再帰手段と、数Ｙをｎ（ｎは
３以上）ビットからなる複数の部分数に分割する分割手
段と、各部分数について、部分数の全ビットが１である
か否かを判定する判定手段と、全ビットが１であると判
定された場合には、剰余を２のｎ乗倍した値と、剰余の
負の値との和を用いて部分積を生成する第１生成手段
と、全ビットが１ではないと判定された場合には、剰余
と当該部分数との積を用いて部分積を生成する第２生成
手段と、第１生成手段による部分積と第２生成手段によ
る部分積とを順次累算する累算手段とを備える。

【０１１７】この構成によれば、剰余生成手段は被乗数
の除数による剰余を生成し、分割手段は乗数をｎビット
の部分乗数に分割し、各部分乗数の全ビットが１である
場合には被乗数の２のｎ乗倍した値と被乗数の負の値と
を加算することによって部分積を生成するので、部分積
を算出する際の加算の計算量の規模と回路の規模を小さ
くして剰余乗算値を算出できるという効果がある。

【０１１８】

【図面の簡単な説明】

【図１】本発明に係る第１の実施形態における乗算装置
の構成図である。

【図２】演算値選択器１０４における入出力制御論理を
示す真理値表である。

【図３】演算値選択器１０４の詳細構成図である。

【図４】第２実施形態における剰余乗算装置の概略構成
を示すブロック図である。

【図５】本実施形態における剰余乗算装置全体の処理の
流れを示すフローチャートである。

【図６】剰余演算部４０１の詳細な構成を示す図であ
る。

【図７】ｐ−ＲＯＭテーブル６０４のＲＯＭテーブルを
示す図である。

【図８】図４のブロック図における乗数分割部４０２の
詳細を示すブロック図である。

【図９】図４のブロック図における部分積演算部４０３
の詳細な構成を示すブロック図である。

【図１０】(a)〜(c)演算値選択器５１０〜５１２による
入出力制御論理をまとめた表である。

【図１１】累算部４０４のより詳細な構成を示すブロッ
ク図である。

【図１２】第２実施形態における剰余演算部４０１の代
替となる剰余演算部の構成を示すブロック図である。

【図１３】部分積演算部４０３の別構成を示すブロック
図である。

【図１４】演算値選択器１３１０〜１３１２の入出力論
理を示す表である。

【図１５】第１の従来技術の乗算装置における乗算回路
の構成図である。

【図１６】第２の従来技術の乗算装置における乗算回路
の構成図である。

【符号の説明】

１０１ シフタ １０２ シフタ １０３ シフタ １０４ 演算値選択器 １０５ 加算器

Claims (13)

【特許請求の範囲】
1. 【請求項１】 ｎ（ｎは３以上）ビットからなる乗数の
   全ビットが１であるか否かを判定する判定手段と、 全ビットが１であると判定されたとき、被乗数の２のｎ
   乗倍した値を生成する生成手段と、 全ビットが１であると判定されたとき、被乗数の１の補
   数を生成する補数生成手段と、 被乗数の２のｎ乗倍した値と被乗数の１の補数と定数１
   とを加算する加算手段とを備えることを特徴とする乗算
   装置。
2. 【請求項２】 前記生成手段は、被乗数を左へｎビット
   シフトさせて下位ｎビット全てに０を入力するシフタで
   あることを特徴とする請求項１記載の乗算装置。
3. 【請求項３】 乗数を分割して得られる部分乗数と被乗
   数との部分積を累算して乗算値を求める乗算装置であっ
   て、 乗数をｎ（ｎは３以上）ビットからなる複数の部分乗数
   に分割する分割手段と、 各部分乗数について、部分乗数の全ビットが１であるか
   否かを順次判定する判定手段と、 全ビットが１であると判定された場合には、被乗数を２
   のｎ乗倍した値と、被乗数の負の値との和を用いて部分
   積を生成する第１生成手段と、 全ビットが１であると判定されなかった場合には、被乗
   数と当該部分乗数との積を用いて部分積を生成する第２
   生成手段と、 第１生成手段による部分積または第２生成手段による部
   分積を順次累算する累算手段とを備えることを特徴とす
   る乗算装置。
4. 【請求項４】 前記第１生成手段は、 全ビットが１であると判定された場合に、被乗数をｎビ
   ット左シフトするシフト手段と、 被乗数の１の補数を生成する補数手段と、 シフト手段によるシフトされた被乗数と、被乗数の１の
   補数と、１とを加算する加算手段とを備えることを特徴
   とする請求項３記載の乗算装置。
5. 【請求項５】 前記分割手段は、３ビットからなる部分
   乗数に分割することを特徴とする請求項３記載の乗算装
   置。
6. 【請求項６】 乗数を分割して得られる部分乗数と被乗
   数との部分積を累算して乗算値を求める乗算装置であっ
   て、 乗数を３ｍ（ｍは２以上）ビットからなる複数の部分乗
   数に分割する分割手段と、 各部分乗数について、その部分乗数の上位ビットから３
   ビットずつ区切ったｍ個の３ビット値それぞれが“１１
   １”であるか否かを判定する判定手段と、 判定手段により“１１１”であると判定された場合に
   は、被乗数を２の３乗倍した値と、被乗数の負の値との
   和を用いて小部分積を生成する第１生成手段と、 判定手段により“１１１”ではないと判定された場合に
   は、被乗数と当該３ビット値との積を用いて小部分積を
   生成する第２生成手段と、 全ての部分乗数について、第１生成手段による小部分積
   と第２生成手段による小部分積とを累算する累算手段と
   を備えることを特徴とする乗算装置。
7. 【請求項７】 乗数を分割して得られる部分乗数と被乗
   数との部分積を累算して乗算値を求める乗算装置であっ
   て、 乗数を３ｍ（ｍは２以上）ビットからなる複数の部分乗
   数に分割する分割手段と、 各部分乗数について、その部分乗数の上位ビットから３
   ビットずつ区切ったｍ個の３ビット値それぞれが“１１
   １”であるか否かを判定する判定手段と、 判定手段により３ビット値が“１１１”であると判定さ
   れたとき、当該３ビット値の上位隣の３ビット値が“１
   １１”と判定されたことを検出する第１検出手段と、 判定手段により３ビット値が“１１１”であると判定さ
   れたとき、当該３ビット値の下位隣の３ビット値が“１
   １１”と判定されたことを検出する第２検出手段と、 判定手段により３ビットの値が“１１１”であると判定
   されたとき、被乗数を２の３乗倍した値と被乗数の負の
   値とを用いて小部分積を生成する第１生成手段と、 第１検出手段による検出がなされたとき、第１生成手段
   に被乗数の２の３乗した値を用いずに小部分積を生成さ
   せる第１制御手段と、 第２検出手段による検出がなされたとき、第２生成手段
   に被乗数の負の値を用いずに小部分積を生成させる第２
   制御手段と、 判定手段により”１１１”でないと判定された場合に
   は、被乗数と当該３ビット値との積を用いて小部分積を
   生成する第２生成手段と、 全ての部分乗数について、第１生成手段による小部分積
   と第２生成手段による小部分積を順次累算する累算手段
   とを備えることを特徴とする乗算装置。
8. 【請求項８】 乗数を分割して得られる部分乗数と被乗
   数との部分積を累算して乗算値を求める乗算装置であっ
   て、 乗数を３ｍ（ｍは２以上）ビットからなる複数の部分乗
   数に分割する分割手段と、 各部分乗数について、その部分乗数の上位ビットから３
   ビットずつ区切ったｍ個の３ビット値それぞれが”１１
   １”であるか否かを判定するｍ個の判定手段と、 ２つ以上の互いに隣り合う判定手段であって、かつ、何
   れも”１１１”であると判定した判定手段群を検出する
   検出手段と、 各判定手段に対応して設けられ、各判定手段により”１
   １１”であると判定された場合には、被乗数の２の３乗
   倍した値と被乗数の負の値とを用いて小部分積を生成す
   るｍ個の第１生成手段と、 検出手段により判定手段群が検出された場合には、その
   判定手段群のうち最上位の判定手段以外の判定手段群中
   の判定手段に対応する第１生成手段による小部分積の生
   成を停止させる停止手段と、 各第１判定手段に対応して設けられ、第１判定手段によ
   り“１１１”でないと判定された場合には、被乗数と当
   該３ビット値との積を用いて小部分積を生成するｍ個の
   第２生成手段と、 全ての部分乗数についてｍ個の第１生成手段による小部
   分積とｍ個の第２生成手段による小部分積とを順次累算
   する累算手段とを備えることを特徴とする乗算装置。
9. 【請求項９】 前記乗算装置は、前記停止手段の代りに
   検出手段により判定手段群が検出された場合には、当該
   判定手段群のうち最上位の判定手段に対応する第１生成
   手段に被乗数の負の値の生成を停止させ、 当該判定手段群のうち最上位の判定手段を除く何れか１
   つの判定手段に対応する第１生成手段に被乗数の２の３
   乗の値の生成を停止させる第１停止手段と、 検出手段により判定手段群が検出された場合には、その
   判定手段群のうち最上位の判定手段と前記何れか１つの
   判定手段とを除く判定手段群中の判定手段に対応する第
   １生成手段による小部分積の生成を停止させる第２停止
   手段とを備えることを特徴とする請求項８記載の乗算装
   置。
10. 【請求項１０】 数Ｘを初期値として数Ｐによる剰余を
    順次に生成し、数Ｙを所定ビットずつ下位側から分割し
    て順次得られる部分数と再帰的に順次生成される剰余と
    の部分積を順次累算して積Ｘ＊Ｙの数Ｐによる剰余乗算
    値を求める剰余乗算装置であって、 前記数Ｘの数Ｐによる剰余を生成する剰余生成手段と、 前記剰余を数Ｘの代替値として剰余生成手段に再帰的に
    剰余を生成させる再帰手段と、 数Ｙをｎ（ｎは３以上）ビットからなる複数の部分数に
    分割する分割手段と、 各部分数について、部分数の全ビットが１であるか否か
    を判定する判定手段と、 全ビットが１であると判定された場合には、剰余を２の
    ｎ乗倍した値と、剰余の負の値との和を用いて部分積を
    生成する第１生成手段と、 全ビットが１ではないと判定された場合には、剰余と当
    該部分数との積を用いて部分積を生成する第２生成手段
    と、 第１生成手段による部分積と第２生成手段による部分積
    とを順次累算する累算手段とを備えることを特徴とする
    剰余乗算装置。
11. 【請求項１１】 数Ｘを初期値として数Ｐによる剰余を
    順次再帰的に生成し、数Ｙを所定ビットずつ下位側から
    分割して順次得られる部分数と順次生成される剰余との
    部分積を順次累算して積Ｘ＊Ｙの数Ｐによる剰余乗算値
    を求める剰余乗算装置であって、 前記数Ｘの数Ｐによる剰余を生成する剰余生成手段と、 前記剰余を数Ｘの代替値として剰余生成手段に再帰的に
    剰余を生成させる再帰手段と、 数Ｙを３ｍ（ｍは２以上）ビットからなる複数の部分数
    に分割する分割手段と、 各部分数について、その部分数の上位ビットから３ビッ
    トずつ区切ったｍ個の３ビット値それぞれが“１１１”
    であるか否かを判定する判定手段と、 判定手段により３ビット値が“１１１”であると判定さ
    れたとき、当該３ビット値の上位隣の３ビット値が“１
    １１”と判定されたことを検出する第１検出手段と、 判定手段により３ビット値が“１１１”であると判定さ
    れたとき、当該３ビット値の下位隣の３ビット値が“１
    １１”と判定されたことを検出する第２検出手段と、 判定手段により３ビットの値が“１１１”であると判定
    されたとき、剰余を２の３乗倍した値と剰余の負の値と
    を用いて小部分積を生成する第１生成手段と、 第１検出手段による検出がなされたとき、第１生成手段
    に剰余の２の３乗した値を用いずに小部分積を生成させ
    る第１制御手段と、 第２検出手段による検出がなされたとき、第２生成手段
    に剰余の負の値を用いずに小部分積を生成させる第２制
    御手段と、 判定手段により”１１１”でないと判定された場合に
    は、剰余と当該３ビット値との積を用いて小部分積を生
    成する第２生成手段と、 全ての部分数について、第１生成手段による小部分積と
    第２生成手段による小部分積を順次累算する累算手段と
    を備えることを特徴とする剰余乗算装置。
12. 【請求項１２】 数Ｘを初期値として数Ｐによる剰余を
    順次再帰的に生成し、数Ｙを所定ビットずつ下位側から
    分割して順次得られる部分数と順次生成される剰余との
    部分積を順次累算して積Ｘ＊Ｙの数Ｐによる剰余乗算値
    を求める剰余乗算装置であって、 前記数Ｘの数Ｐによる剰余を生成する剰余生成手段と、 前記剰余を数Ｘの代替値として剰余生成手段に再帰的に
    剰余を生成させる再帰手段と、 乗数を３ｍ（ｍは２以上）ビットからなる複数の部分数
    に分割する分割手段と、 各部分数について、その部分数の上位ビットから３ビッ
    トずつ区切ったｍ個の３ビット値それぞれが”１１１”
    であるか否かを判定するｍ個の判定手段と、 ２つ以上の互いに隣り合う判定手段であって、かつ、何
    れも”１１１”であると判定した判定手段群を検出する
    検出手段と、 各判定手段に対応して設けられ、各判定手段により”１
    １１”であると判定された場合には、剰余の２の３乗倍
    した値と剰余の負の値とを用いて小部分積を生成するｍ
    個の第１生成手段と、 検出手段により判定手段群が検出された場合には、その
    判定手段群のうち最上位の判定手段以外の判定手段群中
    の判定手段に対応する第１生成手段による部分積の生成
    を停止させる停止手段と、 各第１判定手段に対応して設けられ、第１判定手段によ
    り“１１１”でないと判定された場合には、剰余と当該
    ３ビット値との積を用いて小部分積を生成するｍ個の第
    ２生成手段と、 全ての部分数についてｍ個の第１生成手段による小部分
    積とｍ個の第２生成手段による小部分積とを順次累算す
    る累算手段とを備えることを特徴とする剰余乗算装置。
13. 【請求項１３】 前記剰余乗算装置は、前記停止手段の
    代りに検出手段により判定手段群が検出された場合に
    は、当該判定手段群のうち最上位の判定手段に対応する
    第１生成手段に剰余の負の値の生成を停止させ、 当該判定手段群のうち最上位の判定手段を除く何れか１
    つの判定手段に対応する第１生成手段に剰余の２の３乗
    の値の生成を停止させる第１停止手段と、 検出手段により判定手段群が検出された場合には、その
    判定手段群のうち最上位の判定手段と前記何れか１つの
    判定手段とを除く判定手段群中の判定手段に対応する第
    １生成手段による小部分積の生成を停止させる第２停止
    手段とを備えることを特徴とする請求項１２記載の剰余
    乗算装置。