JPH11339482A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11339482A JPH11339482A JP10140760A JP14076098A JPH11339482A JP H11339482 A JPH11339482 A JP H11339482A JP 10140760 A JP10140760 A JP 10140760A JP 14076098 A JP14076098 A JP 14076098A JP H11339482 A JPH11339482 A JP H11339482A
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- sense amplifier
- amplifier circuit
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Abstract
(57)【要約】
【課題】 ビット線のプリチャージＭＯＳを備えた従来
型のＳＲＡＭにおいては、センスアンプ回路による増幅
終了後にカラム系選択スイッチをオンさせたときにデー
タ線の電位がビット線に伝わるため、一旦収束し始めた
ビット線電位差が再び開いてしまい、ビット線が電源電
圧までプリチャージされるまでの時間が長くなり、ビッ
ト線の電位が電源電圧まで充分にプリチャージされる前
に次の読出しが開始されて誤ったデータの読出しが行な
われ、その結果、読出しサイクル時間が長くなるおそれ
があった。 【解決手段】 メモリアレイ内のビット線にはプリチャ
ージ手段が設けられ、カラム系選択スイッチを介してビ
ット線に接続可能にされたデータ線の電位をこれと対を
なす他のデータ線の電位と比較して増幅するセンスアン
プ回路を備えた半導体記憶装置において、センスアンプ
回路（ＳＡ）が接続されたデータ線対（ＤＬ，／ＤＬ）
間にイコライズ用のスイッチ素子（Ｑｄｅ）を接続し、
センスアンプ回路による増幅終了直後に上記イコライズ
用スイッチ素子をオンさせるようにした。
型のＳＲＡＭにおいては、センスアンプ回路による増幅
終了後にカラム系選択スイッチをオンさせたときにデー
タ線の電位がビット線に伝わるため、一旦収束し始めた
ビット線電位差が再び開いてしまい、ビット線が電源電
圧までプリチャージされるまでの時間が長くなり、ビッ
ト線の電位が電源電圧まで充分にプリチャージされる前
に次の読出しが開始されて誤ったデータの読出しが行な
われ、その結果、読出しサイクル時間が長くなるおそれ
があった。 【解決手段】 メモリアレイ内のビット線にはプリチャ
ージ手段が設けられ、カラム系選択スイッチを介してビ
ット線に接続可能にされたデータ線の電位をこれと対を
なす他のデータ線の電位と比較して増幅するセンスアン
プ回路を備えた半導体記憶装置において、センスアンプ
回路（ＳＡ）が接続されたデータ線対（ＤＬ，／ＤＬ）
間にイコライズ用のスイッチ素子（Ｑｄｅ）を接続し、
センスアンプ回路による増幅終了直後に上記イコライズ
用スイッチ素子をオンさせるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
おける読出しデータ信号の増幅に適用して有効な技術に
関し、例えばスタティックＲＡＭ（ランダム・アクセス
・メモリ）のセンスアンプ回路部に利用して有効な技術
に関する。
おける読出しデータ信号の増幅に適用して有効な技術に
関し、例えばスタティックＲＡＭ（ランダム・アクセス
・メモリ）のセンスアンプ回路部に利用して有効な技術
に関する。
【０００２】
【従来の技術】ＣＭＯＳ半導体集積回路化されたスタテ
ィックＲＡＭにおいては、メモリセルの選択により対を
なすビット線に読み出された微小電位差を増幅する回路
として、一対のＣＭＯＳインバータの入出力端子を交差
結合したラッチ型センスアンプ回路が用いられていると
ともに、ビット線にはデータの読出し後、次のデータの
読出し前にビット線を電源電圧に充電するプリチャージ
ＭＯＳＦＥＴが接続されていた。
ィックＲＡＭにおいては、メモリセルの選択により対を
なすビット線に読み出された微小電位差を増幅する回路
として、一対のＣＭＯＳインバータの入出力端子を交差
結合したラッチ型センスアンプ回路が用いられていると
ともに、ビット線にはデータの読出し後、次のデータの
読出し前にビット線を電源電圧に充電するプリチャージ
ＭＯＳＦＥＴが接続されていた。
【０００３】図３に従来型のスタティックＲＡＭにおけ
るセンスアンプ回路とプリチャージ回路が、また図４に
はその読出し時の信号の変化の様子が示されている。図
３において、ＷＬはワード線、ＢＬ，／ＢＬはメモリセ
ルＭＣのデータ入出力端子に接続された一対のビット
線、Ｑｙはビット線ＢＬ，／ＢＬをデータ線ＤＬ，／Ｄ
Ｌに接続させるためのカラム系選択スイッチ、ＳＡはデ
ータ線ＤＬ，／ＤＬの電位差を増幅するラッチ型センス
アンプ回路である。
るセンスアンプ回路とプリチャージ回路が、また図４に
はその読出し時の信号の変化の様子が示されている。図
３において、ＷＬはワード線、ＢＬ，／ＢＬはメモリセ
ルＭＣのデータ入出力端子に接続された一対のビット
線、Ｑｙはビット線ＢＬ，／ＢＬをデータ線ＤＬ，／Ｄ
Ｌに接続させるためのカラム系選択スイッチ、ＳＡはデ
ータ線ＤＬ，／ＤＬの電位差を増幅するラッチ型センス
アンプ回路である。
【０００４】図４に示すように、図３に示すスタティッ
クＲＡＭにおいては、カラム系選択スイッチＱｙをオン
した状態で選択ワード線ＷＬの立ち上がりに呼応してイ
コライズ信号ＥＱをロウレベルにしてビット線ＢＬ，／
ＢＬ間のイコライズＭＯＳＦＥＴ Ｑｅとプリチャージ
ＭＯＳＦＥＴＱｐ１，Ｑｐ２をオフし、選択メモリセル
ＭＣの記憶データに応じてビット線ＢＬ，／ＢＬの電位
がある程度開いた時にカラム系選択スイッチＱｙを閉じ
てセンスアンプ回路ＳＡを活性化させてデータ線ＤＬ，
／ＤＬの電位差を増幅するとともに、次の読出し動作の
準備のためイコライズ信号ＥＱをハイレベルにしてイコ
ライズＭＯＳＦＥＴ ＱｅとプリチャージＭＯＳＦＥＴ
Ｑｐ１，Ｑｐ２をオンさせ、ビット線ＢＬ，／ＢＬを
電源電圧ＶDDにプリチャージさせるようにしていた。
クＲＡＭにおいては、カラム系選択スイッチＱｙをオン
した状態で選択ワード線ＷＬの立ち上がりに呼応してイ
コライズ信号ＥＱをロウレベルにしてビット線ＢＬ，／
ＢＬ間のイコライズＭＯＳＦＥＴ Ｑｅとプリチャージ
ＭＯＳＦＥＴＱｐ１，Ｑｐ２をオフし、選択メモリセル
ＭＣの記憶データに応じてビット線ＢＬ，／ＢＬの電位
がある程度開いた時にカラム系選択スイッチＱｙを閉じ
てセンスアンプ回路ＳＡを活性化させてデータ線ＤＬ，
／ＤＬの電位差を増幅するとともに、次の読出し動作の
準備のためイコライズ信号ＥＱをハイレベルにしてイコ
ライズＭＯＳＦＥＴ ＱｅとプリチャージＭＯＳＦＥＴ
Ｑｐ１，Ｑｐ２をオンさせ、ビット線ＢＬ，／ＢＬを
電源電圧ＶDDにプリチャージさせるようにしていた。
【０００５】
【発明が解決しようとする課題】図３に示すスタティッ
クＲＡＭにおいては、センスアンプ回路ＳＡによるデー
タ線ＤＬ，／ＤＬ上の信号の増幅後に、カラム系選択ス
イッチＱｙをオンさせて、ビット線のプリチャージを開
始していたプリチャージＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２
によってデータ線ＤＬ，／ＤＬもプリチャージさせるよ
うにしていた。
クＲＡＭにおいては、センスアンプ回路ＳＡによるデー
タ線ＤＬ，／ＤＬ上の信号の増幅後に、カラム系選択ス
イッチＱｙをオンさせて、ビット線のプリチャージを開
始していたプリチャージＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２
によってデータ線ＤＬ，／ＤＬもプリチャージさせるよ
うにしていた。
【０００６】しかしながら、上記のような方式では、セ
ンスアンプ回路ＳＡによる増幅終了後にカラム系選択ス
イッチＱｙをオンさせたときにデータ線ＤＬ，／ＤＬの
電位がビット線ＢＬ，／ＢＬに伝わるため、一旦収束し
始めたビット線電位差が再び開いてしまう。そのため、
ビット線ＢＬ，／ＢＬが電源電圧ＶDDまでプリチャージ
されるまでの時間Ｔｄｅが長くなる。しかるに、ビット
線ＢＬ，／ＢＬの電位が電源電圧ＶDDまで充分にプリチ
ャージされる前に次の読出しを開始すると誤ったデータ
の読出しが行なわれるおそれがある。その結果、読出し
サイクル時間が長くなるという問題点があることが明ら
かとなった。
ンスアンプ回路ＳＡによる増幅終了後にカラム系選択ス
イッチＱｙをオンさせたときにデータ線ＤＬ，／ＤＬの
電位がビット線ＢＬ，／ＢＬに伝わるため、一旦収束し
始めたビット線電位差が再び開いてしまう。そのため、
ビット線ＢＬ，／ＢＬが電源電圧ＶDDまでプリチャージ
されるまでの時間Ｔｄｅが長くなる。しかるに、ビット
線ＢＬ，／ＢＬの電位が電源電圧ＶDDまで充分にプリチ
ャージされる前に次の読出しを開始すると誤ったデータ
の読出しが行なわれるおそれがある。その結果、読出し
サイクル時間が長くなるという問題点があることが明ら
かとなった。
【０００７】この発明の目的は、ビット線にプリチャー
ジ手段が設けられデータ線の電位をこれと対をなすデー
タ線の電位と比較して増幅するセンスアンプ回路を備え
た半導体メモリにおいて、データの読出しサイクル時間
を短縮できるようにすることにある。
ジ手段が設けられデータ線の電位をこれと対をなすデー
タ線の電位と比較して増幅するセンスアンプ回路を備え
た半導体メモリにおいて、データの読出しサイクル時間
を短縮できるようにすることにある。
【０００８】この発明の他の目的は、ビット線にプリチ
ャージ手段が設けられデータ線の電位をこれと対をなす
データ線の電位と比較して増幅するセンスアンプ回路を
備えた半導体メモリにおけるセンスアンプ回路の消費電
力を低減することにある。
ャージ手段が設けられデータ線の電位をこれと対をなす
データ線の電位と比較して増幅するセンスアンプ回路を
備えた半導体メモリにおけるセンスアンプ回路の消費電
力を低減することにある。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１１】すなわち、メモリアレイ内のビット線には
プリチャージ手段が設けられ、カラム系選択スイッチを
介して上記ビット線に接続可能にされたデータ線の電位
をこれと対をなす他のデータ線の電位と比較して増幅す
るセンスアンプ回路を備えた半導体記憶装置において、
センスアンプ回路が接続されたデータ線対間にイコライ
ズ用のスイッチ素子を接続し、センスアンプ回路による
増幅終了直後に上記イコライズ用スイッチ素子をオンさ
せるようにした。
プリチャージ手段が設けられ、カラム系選択スイッチを
介して上記ビット線に接続可能にされたデータ線の電位
をこれと対をなす他のデータ線の電位と比較して増幅す
るセンスアンプ回路を備えた半導体記憶装置において、
センスアンプ回路が接続されたデータ線対間にイコライ
ズ用のスイッチ素子を接続し、センスアンプ回路による
増幅終了直後に上記イコライズ用スイッチ素子をオンさ
せるようにした。
【００１２】具体的には、複数個のメモリセルと同一行
のメモリセルの選択端子が接続されロウ系アドレス信号
に基づいて選択駆動されるワード線と同一列のメモリセ
ルの入出力端子が接続されたビット線を有するメモリア
レイと、上記ビット線に接続されビット線のプリチャー
ジを行なうプリチャージ手段と、上記ビット線とカラム
系選択スイッチを介して接続可能にされたデータ線の電
位をこれと対をなす他のデータ線の電位と比較して増幅
するセンスアンプ回路を備えた半導体記憶装置におい
て、センスアンプ回路が接続されたデータ線対間にイコ
ライズ用のスイッチ素子を接続し、センスアンプ回路に
よる増幅終了直後に上記イコライズ用スイッチ素子をオ
ンさせるように構成する。
のメモリセルの選択端子が接続されロウ系アドレス信号
に基づいて選択駆動されるワード線と同一列のメモリセ
ルの入出力端子が接続されたビット線を有するメモリア
レイと、上記ビット線に接続されビット線のプリチャー
ジを行なうプリチャージ手段と、上記ビット線とカラム
系選択スイッチを介して接続可能にされたデータ線の電
位をこれと対をなす他のデータ線の電位と比較して増幅
するセンスアンプ回路を備えた半導体記憶装置におい
て、センスアンプ回路が接続されたデータ線対間にイコ
ライズ用のスイッチ素子を接続し、センスアンプ回路に
よる増幅終了直後に上記イコライズ用スイッチ素子をオ
ンさせるように構成する。
【００１３】上記した手段によれば、センスアンプ回路
による増幅終了直後に対をなすデータ線が同一の電位に
なるため、その後カラム系選択スイッチがオンされてデ
ータ線とビット線とが接続されたときに前の読出しデー
タの影響を受けてビット線の電位差が広がるのを回避す
ることができるので、次のデータの読出しを開始するタ
イミングを早くして読出しサイクルを短縮することがで
きる。これによって、この発明を適用したＲＡＭを使用
したシステムのスループットが向上する。
による増幅終了直後に対をなすデータ線が同一の電位に
なるため、その後カラム系選択スイッチがオンされてデ
ータ線とビット線とが接続されたときに前の読出しデー
タの影響を受けてビット線の電位差が広がるのを回避す
ることができるので、次のデータの読出しを開始するタ
イミングを早くして読出しサイクルを短縮することがで
きる。これによって、この発明を適用したＲＡＭを使用
したシステムのスループットが向上する。
【００１４】また、上記イコライズ用スイッチ素子をオ
ン、オフ制御する信号は、対をなすデータ線の電位を入
力とする論理積ゲート回路によって形成するようにす
る。これによって、簡単な回路の付加によってデータ線
の電位の増幅およびイコライズの終了を検出してタイミ
ングの良好な制御が可能となり、最適なサイクルで読出
しを行なうことができきるようになる。
ン、オフ制御する信号は、対をなすデータ線の電位を入
力とする論理積ゲート回路によって形成するようにす
る。これによって、簡単な回路の付加によってデータ線
の電位の増幅およびイコライズの終了を検出してタイミ
ングの良好な制御が可能となり、最適なサイクルで読出
しを行なうことができきるようになる。
【００１５】さらに、上記イコライズ用スイッチ素子を
オン、オフ制御する信号に基づいてセンスアンプ回路を
活性化させたり、非活性化させるように制御する。これ
によって、必要最小限の時間だけセンスアンプ回路を活
性化させることができ、センスアンプ回路の消費電力を
低減することが可能となる。
オン、オフ制御する信号に基づいてセンスアンプ回路を
活性化させたり、非活性化させるように制御する。これ
によって、必要最小限の時間だけセンスアンプ回路を活
性化させることができ、センスアンプ回路の消費電力を
低減することが可能となる。
【００１６】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は本発明を適用したＣＭＯ
ＳスタティックＲＡＭの一実施例を示す回路構成図であ
る。
面に基づいて説明する。図１は本発明を適用したＣＭＯ
ＳスタティックＲＡＭの一実施例を示す回路構成図であ
る。
【００１７】図１において、１０は複数のメモリセルＭ
Ｃがマトリックス状に配置されたメモリアレイ、１１は
入力されたロウアドレス信号Ａｘをデコードして上記メ
モリアレイ１０内の対応するワード線ＷＬを選択駆動す
るロウアドレスデコーダ＆ドライバ回路、１２は入力さ
れたカラムアドレス信号Ａｙをデコードして対応するビ
ット線上のカラム系選択スイッチＱｙ，Ｑｙ’を選択的
にオンさせるカラムアドレスデコーダである。
Ｃがマトリックス状に配置されたメモリアレイ、１１は
入力されたロウアドレス信号Ａｘをデコードして上記メ
モリアレイ１０内の対応するワード線ＷＬを選択駆動す
るロウアドレスデコーダ＆ドライバ回路、１２は入力さ
れたカラムアドレス信号Ａｙをデコードして対応するビ
ット線上のカラム系選択スイッチＱｙ，Ｑｙ’を選択的
にオンさせるカラムアドレスデコーダである。
【００１８】また、図１において、Ｑｅは上記ビット線
ＢＬ，／ＢＬ間に接続され選択ワード線ＷＬの立ち上が
りに呼応して変化されるイコライズ信号ＥＱによってオ
ン、オフ制御されビット線ＢＬ，／ＢＬの電位を等しく
するように機能するイコライズ用ＭＯＳＦＥＴ、Ｑｐ
１，Ｑｐ２は上記ビット線ＢＬ，／ＢＬと電源電圧ＶDD
間に接続され上記イコライズ信号ＥＱによってオン、オ
フ制御されてビット線を電源電圧ＶDDまでプリチャージ
するためのプリチャージ用ＭＯＳＦＥＴである。ＤＬ，
／ＤＬはカラム系選択スイッチＱｙ，Ｑｙ’を介してメ
モリアレイ１０内のビット線ＢＬ，／ＢＬに接続される
データ線、ＳＡはデータ線ＤＬ，／ＤＬの電位差を増幅
するラッチ型センスアンプ回路、ＤＬＴはデータ線Ｄ
Ｌ，／ＤＬ上のデータを取り込んで保持するデータラッ
チ回路である。
ＢＬ，／ＢＬ間に接続され選択ワード線ＷＬの立ち上が
りに呼応して変化されるイコライズ信号ＥＱによってオ
ン、オフ制御されビット線ＢＬ，／ＢＬの電位を等しく
するように機能するイコライズ用ＭＯＳＦＥＴ、Ｑｐ
１，Ｑｐ２は上記ビット線ＢＬ，／ＢＬと電源電圧ＶDD
間に接続され上記イコライズ信号ＥＱによってオン、オ
フ制御されてビット線を電源電圧ＶDDまでプリチャージ
するためのプリチャージ用ＭＯＳＦＥＴである。ＤＬ，
／ＤＬはカラム系選択スイッチＱｙ，Ｑｙ’を介してメ
モリアレイ１０内のビット線ＢＬ，／ＢＬに接続される
データ線、ＳＡはデータ線ＤＬ，／ＤＬの電位差を増幅
するラッチ型センスアンプ回路、ＤＬＴはデータ線Ｄ
Ｌ，／ＤＬ上のデータを取り込んで保持するデータラッ
チ回路である。
【００１９】上記センスアンプ回路ＳＡは互いに入出力
端子が交差結合された一対のＣＭＯＳインバータにより
構成され、この実施例においては、特に制限されない
が、このセンスアンプ回路を構成する一対のＣＭＯＳイ
ンバータの共通ソース端子と接地電位端子との間に電流
スイッチ用ＭＯＳＦＥＴ Ｑｃが接続され、このＭＯＳ
ＦＥＴ Ｑｃが上記カラム系選択スイッチＱｙと共通の
制御信号ＹＳをインバータＩＮＶ０で反転した信号／Ｙ
Ｓによってオン、オフされることにより、センスアンプ
回路ＳＡが活性化されたり非活性化されたりするように
構成されている。
端子が交差結合された一対のＣＭＯＳインバータにより
構成され、この実施例においては、特に制限されない
が、このセンスアンプ回路を構成する一対のＣＭＯＳイ
ンバータの共通ソース端子と接地電位端子との間に電流
スイッチ用ＭＯＳＦＥＴ Ｑｃが接続され、このＭＯＳ
ＦＥＴ Ｑｃが上記カラム系選択スイッチＱｙと共通の
制御信号ＹＳをインバータＩＮＶ０で反転した信号／Ｙ
Ｓによってオン、オフされることにより、センスアンプ
回路ＳＡが活性化されたり非活性化されたりするように
構成されている。
【００２０】さらに、この実施例のスタティックＲＡＭ
においては、上記データ線対ＤＬ，／ＤＬ間に接続され
たイコライズ用ＭＯＳＦＥＴ Ｑｄｅと、当該データ線
対ＤＬ，／ＤＬの電位を入力とするＮＡＮＤゲート回路
Ｇ１とその出力信号を反転するインバータＧ２とが設け
られ、このインバータＧ２の出力信号によってイコライ
ズ用ＭＯＳＦＥＴ Ｑｄｅがオン、オフ制御されるよう
に構成されている。上記ＮＡＮＤゲートＧ２は、その論
理しきい値ＶLTが電源電圧ＶDDと接地電位との中間電位
（ＶDD／２）よりも低い値となるように設計され、上記
イコライズ用ＭＯＳＦＥＴＱｄｅがオンされてデータ線
ＤＬ，／ＤＬの電位がＶDD／２に等しくなったときに出
力がハイレベルにされるように構成されている。
においては、上記データ線対ＤＬ，／ＤＬ間に接続され
たイコライズ用ＭＯＳＦＥＴ Ｑｄｅと、当該データ線
対ＤＬ，／ＤＬの電位を入力とするＮＡＮＤゲート回路
Ｇ１とその出力信号を反転するインバータＧ２とが設け
られ、このインバータＧ２の出力信号によってイコライ
ズ用ＭＯＳＦＥＴ Ｑｄｅがオン、オフ制御されるよう
に構成されている。上記ＮＡＮＤゲートＧ２は、その論
理しきい値ＶLTが電源電圧ＶDDと接地電位との中間電位
（ＶDD／２）よりも低い値となるように設計され、上記
イコライズ用ＭＯＳＦＥＴＱｄｅがオンされてデータ線
ＤＬ，／ＤＬの電位がＶDD／２に等しくなったときに出
力がハイレベルにされるように構成されている。
【００２１】なお、この実施例においては、カラム系選
択スイッチＱｙとセンスアンプ回路の電流スイッチＱｃ
を同一の信号ＹＳに基づいて制御するようにしている
が、別の信号によって制御するつまり若干の時間差をお
いて動作させるように構成することも可能である。
択スイッチＱｙとセンスアンプ回路の電流スイッチＱｃ
を同一の信号ＹＳに基づいて制御するようにしている
が、別の信号によって制御するつまり若干の時間差をお
いて動作させるように構成することも可能である。
【００２２】次に、この実施例のスタティックＲＡＭの
読出し動作を、図５に示されているタイムチャートを用
いて、図４に示されている従来型のＲＡＭのタイムチャ
ートを参照しながら説明する。
読出し動作を、図５に示されているタイムチャートを用
いて、図４に示されている従来型のＲＡＭのタイムチャ
ートを参照しながら説明する。
【００２３】図１の実施例のスタティックＲＡＭの読出
し動作においては、図５に示されているように、制御信
号ＹＳをハイレベルにすることによってカラム系選択ス
イッチＱｙをオン、センスアンプ回路ＳＡを非活性化に
した状態で、選択ワード線ＷＬの立ち上がりに呼応して
イコライズ信号ＥＱをロウレベルにしてビット線ＢＬ，
／ＢＬ間のイコライズＭＯＳＦＥＴ Ｑｅとプリチャー
ジＭＯＳＦＥＴＱｐ１，Ｑｐ２をオフにする（タイミン
グｔ１）。
し動作においては、図５に示されているように、制御信
号ＹＳをハイレベルにすることによってカラム系選択ス
イッチＱｙをオン、センスアンプ回路ＳＡを非活性化に
した状態で、選択ワード線ＷＬの立ち上がりに呼応して
イコライズ信号ＥＱをロウレベルにしてビット線ＢＬ，
／ＢＬ間のイコライズＭＯＳＦＥＴ Ｑｅとプリチャー
ジＭＯＳＦＥＴＱｐ１，Ｑｐ２をオフにする（タイミン
グｔ１）。
【００２４】すると、選択メモリセルＭＣの記憶データ
に応じてビット線ＢＬ，／ＢＬの電位が開き始め、ある
程度開いた時（タイミングｔ２）にカラム系選択スイッ
チＱｙを閉じてセンスアンプ回路ＳＡを活性化させてデ
ータ線ＤＬ，／ＤＬの電位差を増幅するとともに、次の
読出し動作の準備のためイコライズ信号ＥＱをハイレベ
ルにしてイコライズＭＯＳＦＥＴ Ｑｅとプリチャージ
ＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２をオンさせ、ビット線Ｂ
Ｌ，／ＢＬを電源電圧ＶDDにプリチャージさせる。ここ
までの動作は、図３のＲＡＭの動作を示す図４のタイミ
ングチャートと同じである。
に応じてビット線ＢＬ，／ＢＬの電位が開き始め、ある
程度開いた時（タイミングｔ２）にカラム系選択スイッ
チＱｙを閉じてセンスアンプ回路ＳＡを活性化させてデ
ータ線ＤＬ，／ＤＬの電位差を増幅するとともに、次の
読出し動作の準備のためイコライズ信号ＥＱをハイレベ
ルにしてイコライズＭＯＳＦＥＴ Ｑｅとプリチャージ
ＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２をオンさせ、ビット線Ｂ
Ｌ，／ＢＬを電源電圧ＶDDにプリチャージさせる。ここ
までの動作は、図３のＲＡＭの動作を示す図４のタイミ
ングチャートと同じである。
【００２５】しかして、この実施例のＲＡＭにおいて
は、センスアンプ回路ＳＡの活性化によりデータ線Ｄ
Ｌ，／ＤＬの電位差が対応するビット線ＢＬ，／ＢＬの
電位差に応じて増幅されると、データ線ＤＬ，／ＤＬの
電位を入力とするＮＡＮＤゲートＧ１の出力がハイレベ
ルに変化してインバータＧ２によってデータ線ＤＬ，／
ＤＬ間のイコライズ用ＭＯＳＦＥＴ Ｑｄｅのゲート制
御信号ＥＱ’がロウレベルに変化される。そのため、イ
コライズ用ＭＯＳＦＥＴ Ｑｄｅがオンされてデータ線
ＤＬ，／ＤＬの電位は、共に電源電圧ＶDDと接地電位と
の中間の電位にされる（タイミングｔ３）。そして、デ
ータ線ＤＬ，／ＤＬの電位がこのような中間レベルにな
ると、ＮＡＮＤゲートＧ１の出力がロウレベルに変化し
てイコライズ用ＭＯＳＦＥＴ Ｑｄｅのゲート制御信号
ＥＱ’がハイレベルに変化されるため、データ線ＤＬ，
／ＤＬ間のイコライズ用ＭＯＳＦＥＴ Ｑｄｅがオフさ
れる（タイミングｔ４）。
は、センスアンプ回路ＳＡの活性化によりデータ線Ｄ
Ｌ，／ＤＬの電位差が対応するビット線ＢＬ，／ＢＬの
電位差に応じて増幅されると、データ線ＤＬ，／ＤＬの
電位を入力とするＮＡＮＤゲートＧ１の出力がハイレベ
ルに変化してインバータＧ２によってデータ線ＤＬ，／
ＤＬ間のイコライズ用ＭＯＳＦＥＴ Ｑｄｅのゲート制
御信号ＥＱ’がロウレベルに変化される。そのため、イ
コライズ用ＭＯＳＦＥＴ Ｑｄｅがオンされてデータ線
ＤＬ，／ＤＬの電位は、共に電源電圧ＶDDと接地電位と
の中間の電位にされる（タイミングｔ３）。そして、デ
ータ線ＤＬ，／ＤＬの電位がこのような中間レベルにな
ると、ＮＡＮＤゲートＧ１の出力がロウレベルに変化し
てイコライズ用ＭＯＳＦＥＴ Ｑｄｅのゲート制御信号
ＥＱ’がハイレベルに変化されるため、データ線ＤＬ，
／ＤＬ間のイコライズ用ＭＯＳＦＥＴ Ｑｄｅがオフさ
れる（タイミングｔ４）。
【００２６】これと前後して、制御信号ＹＳがロウレベ
ルに変化されることによってセンスアンプ回路ＳＡが非
活性化され、かつカラム系選択スイッチＱｙがオンされ
てＮＡＮＤゲートＧ１の出力がハイレベルに変化する。
そのため、ビット線ＢＬ，／ＢＬと対応するデータ線Ｄ
Ｌ，／ＤＬとが接続され、データ線ＤＬ，／ＤＬの電位
はビット線側のプリチャージ用ＭＯＳＦＥＴ Ｑｐ１，
Ｑｐ２によって電源電圧ＶDDに向かってプリチャージさ
れ始める。
ルに変化されることによってセンスアンプ回路ＳＡが非
活性化され、かつカラム系選択スイッチＱｙがオンされ
てＮＡＮＤゲートＧ１の出力がハイレベルに変化する。
そのため、ビット線ＢＬ，／ＢＬと対応するデータ線Ｄ
Ｌ，／ＤＬとが接続され、データ線ＤＬ，／ＤＬの電位
はビット線側のプリチャージ用ＭＯＳＦＥＴ Ｑｐ１，
Ｑｐ２によって電源電圧ＶDDに向かってプリチャージさ
れ始める。
【００２７】しかして、この実施例では、センスアンプ
回路ＳＡに増幅動作終了後にイコライズ用ＭＯＳＦＥＴ
Ｑｄｅがオンされることによりデータ線ＤＬ，／ＤＬ
の電位が一旦同一電位にされるため、その直後にカラム
系選択スイッチＱｙを開いて次のデータの増幅動作を開
始しても誤まったデータの増幅を行なうことはない。そ
の結果、図３の従来型ＲＡＭに比べて読出しサイクル時
間が短縮され、この実施例のＲＡＭを使用したシステム
のスループットが向上する。
回路ＳＡに増幅動作終了後にイコライズ用ＭＯＳＦＥＴ
Ｑｄｅがオンされることによりデータ線ＤＬ，／ＤＬ
の電位が一旦同一電位にされるため、その直後にカラム
系選択スイッチＱｙを開いて次のデータの増幅動作を開
始しても誤まったデータの増幅を行なうことはない。そ
の結果、図３の従来型ＲＡＭに比べて読出しサイクル時
間が短縮され、この実施例のＲＡＭを使用したシステム
のスループットが向上する。
【００２８】図２には、本発明を適用したＣＭＯＳスタ
ティックＲＡＭの他の実施例の回路構成図が示されてい
る。
ティックＲＡＭの他の実施例の回路構成図が示されてい
る。
【００２９】この実施例は、図１の実施例と同様に、デ
ータ線対ＤＬ，／ＤＬ間に接続されたイコライズ用ＭＯ
ＳＦＥＴ Ｑｄｅと、当該データ線対ＤＬ，／ＤＬの電
位を入力とするＮＡＮＤゲート回路Ｇ１とその出力信号
を反転するインバータＧ２とを設けて、インバータＧ２
の出力信号で上記イコライズ用ＭＯＳＦＥＴ Ｑｄｅを
オン、オフ制御するとともに、カラム系選択スイッチＱ
ｙおよびセンスアンプ回路ＳＡの電流スイッチＱｃを制
御する信号ＹＳを反転するインバータＩＮＶ０の代わり
にＮＯＲゲートＧ３を設け、このＮＯＲゲートＧ３に制
御信号ＹＳとＮＡＮＤゲートＧ１の出力を入力して論理
和をとった信号でカラム系選択スイッチＱｙおよびセン
スアンプ回路ＳＡの電流スイッチＱｃを制御するように
構成したものである。
ータ線対ＤＬ，／ＤＬ間に接続されたイコライズ用ＭＯ
ＳＦＥＴ Ｑｄｅと、当該データ線対ＤＬ，／ＤＬの電
位を入力とするＮＡＮＤゲート回路Ｇ１とその出力信号
を反転するインバータＧ２とを設けて、インバータＧ２
の出力信号で上記イコライズ用ＭＯＳＦＥＴ Ｑｄｅを
オン、オフ制御するとともに、カラム系選択スイッチＱ
ｙおよびセンスアンプ回路ＳＡの電流スイッチＱｃを制
御する信号ＹＳを反転するインバータＩＮＶ０の代わり
にＮＯＲゲートＧ３を設け、このＮＯＲゲートＧ３に制
御信号ＹＳとＮＡＮＤゲートＧ１の出力を入力して論理
和をとった信号でカラム系選択スイッチＱｙおよびセン
スアンプ回路ＳＡの電流スイッチＱｃを制御するように
構成したものである。
【００３０】ただし、図２に破線で示すように、カラム
系選択信号ＹＳによってカラム系選択スイッチＱｙを制
御し、選択信号ＹＳとＮＡＮＤゲートＧ１の出力を入力
とするＮＯＲゲートＧ３の出力信号でセンスアンプ回路
ＳＡの電流スイッチＱｃのみを制御するように構成する
ことも可能である。
系選択信号ＹＳによってカラム系選択スイッチＱｙを制
御し、選択信号ＹＳとＮＡＮＤゲートＧ１の出力を入力
とするＮＯＲゲートＧ３の出力信号でセンスアンプ回路
ＳＡの電流スイッチＱｃのみを制御するように構成する
ことも可能である。
【００３１】この実施例においては、センスアンプ回路
ＳＡによるデータ線ＤＬ，／ＤＬの電位の増幅が終了し
てイコライズ用ＭＯＳＦＥＴ Ｑｄｅがオンされるのと
同時にセンスアンプ回路ＳＡが非活性化するように制御
されるため、必要最小限の時間だけセンスアンプ回路Ｓ
Ａを活性化させることができ、図１の実施例および図３
の従来型ＲＡＭに比べてセンスアンプ回路の消費電力を
低減することができるという利点がある。
ＳＡによるデータ線ＤＬ，／ＤＬの電位の増幅が終了し
てイコライズ用ＭＯＳＦＥＴ Ｑｄｅがオンされるのと
同時にセンスアンプ回路ＳＡが非活性化するように制御
されるため、必要最小限の時間だけセンスアンプ回路Ｓ
Ａを活性化させることができ、図１の実施例および図３
の従来型ＲＡＭに比べてセンスアンプ回路の消費電力を
低減することができるという利点がある。
【００３２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例では、データ線対ＤＬ，／ＤＬ間に接続された
イコライズ用ＭＯＳＦＥＴ Ｑｄｅを、当該データ線対
ＤＬ，／ＤＬの電位を入力とするＮＡＮＤゲート回路Ｇ
１とその出力信号を反転するインバータＧ２とによって
形成するようにしているが、センスアンプ回路を活性化
させる制御信号（実施例はＹＳ）を適当に遅延させて形
成することも可能である。ただし、実施例のようにデー
タ線対ＤＬ，／ＤＬの電位を入力とするＮＡＮＤゲート
回路Ｇ１を設けて形成するようにした方が、製造ばらつ
きで回路の特性がずれたとしても最適なタイミングでセ
ンスアンプ回路を活性化させたり非活性化させたりする
ことができるという利点がある。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例では、データ線対ＤＬ，／ＤＬ間に接続された
イコライズ用ＭＯＳＦＥＴ Ｑｄｅを、当該データ線対
ＤＬ，／ＤＬの電位を入力とするＮＡＮＤゲート回路Ｇ
１とその出力信号を反転するインバータＧ２とによって
形成するようにしているが、センスアンプ回路を活性化
させる制御信号（実施例はＹＳ）を適当に遅延させて形
成することも可能である。ただし、実施例のようにデー
タ線対ＤＬ，／ＤＬの電位を入力とするＮＡＮＤゲート
回路Ｇ１を設けて形成するようにした方が、製造ばらつ
きで回路の特性がずれたとしても最適なタイミングでセ
ンスアンプ回路を活性化させたり非活性化させたりする
ことができるという利点がある。
【００３３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＯ
ＳスタティックＲＡＭに適用した場合について説明した
が、この発明はそれに限定されるものでなくラッチ型セ
ンスアンプ回路を備えビット線のプリチャージを行なう
ように構成された半導体メモリに広く利用することがで
きる。
なされた発明をその背景となった利用分野であるＣＭＯ
ＳスタティックＲＡＭに適用した場合について説明した
が、この発明はそれに限定されるものでなくラッチ型セ
ンスアンプ回路を備えビット線のプリチャージを行なう
ように構成された半導体メモリに広く利用することがで
きる。
【００３４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３５】すなわち、この発明は、ビット線にプリチ
ャージ手段が設けられデータ線の電位をこれと対をなす
データ線の電位と比較して増幅するセンスアンプ回路を
備えた半導体メモリにおいて、データの読出しサイクル
時間を短縮することができる。また、センスアンプ回路
の消費電力を低減することもできるようになる。
ャージ手段が設けられデータ線の電位をこれと対をなす
データ線の電位と比較して増幅するセンスアンプ回路を
備えた半導体メモリにおいて、データの読出しサイクル
時間を短縮することができる。また、センスアンプ回路
の消費電力を低減することもできるようになる。
【図１】本発明を適用したＣＭＯＳスタティックＲＡＭ
の一実施例を示す回路構成図である。
の一実施例を示す回路構成図である。
【図２】本発明を適用したＣＭＯＳスタティックＲＡＭ
の他の実施例を示す回路構成図である。
の他の実施例を示す回路構成図である。
【図３】従来型のＣＭＯＳスタティックＲＡＭの例を示
す回路構成図である。
す回路構成図である。
【図４】従来型のＣＭＯＳスタティックＲＡＭの読出し
動作時の信号の変化を示すタイムチャートである。
動作時の信号の変化を示すタイムチャートである。
【図５】実施例のＣＭＯＳスタティックＲＡＭの読出し
動作時の信号の変化を示すタイムチャートである。
動作時の信号の変化を示すタイムチャートである。
１０ メモリアレイ １１ ロウアドレスデコーダ＆ドライバ回路 １２ カラムアドレスデコーダ回路 ＳＡ センスアンプ回路 ＤＬＴ データラッチ回路 ＢＬ，／ＢＬ ビット線対 ＤＬ，／ＤＬ データ線対 Ｑｙ，Ｑｙ’ カラム系選択スイッチ Ｑｅ，Ｑｄｅ イコライズ用ＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２ プリチャージ用ＭＯＳＦＥＴ
Claims (3)
- 【請求項１】 複数個のメモリセルと同一行のメモリセ
ルの選択端子が接続されロウ系アドレス信号に基づいて
選択駆動されるワード線と同一列のメモリセルの入出力
端子が接続されたビット線を有するメモリアレイと、上
記ビット線に接続されビット線のプリチャージを行なう
プリチャージ手段と、上記ビット線とカラム系選択スイ
ッチを介して接続可能にされたデータ線の電位をこれと
対をなす他のデータ線の電位と比較して増幅するセンス
アンプ回路を備えた半導体記憶装置において、上記セン
スアンプ回路が接続されたデータ線対間にイコライズ用
のスイッチ素子を接続し、上記センスアンプ回路による
増幅終了直後に上記イコライズ用スイッチ素子をオンさ
せるように構成されていることを特徴とする半導体記憶
装置。 - 【請求項２】 上記イコライズ用スイッチ素子をオン、
オフ制御する信号は、互いに対をなすデータ線の電位を
入力とする論理積ゲート回路によって形成するように構
成したことを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項３】 上記イコライズ用スイッチ素子をオン、
オフ制御する信号に基づいてセンスアンプ回路の活性化
または非活性化の制御を行なうように構成したことを特
徴とする請求項１または２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10140760A JPH11339482A (ja) | 1998-05-22 | 1998-05-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10140760A JPH11339482A (ja) | 1998-05-22 | 1998-05-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11339482A true JPH11339482A (ja) | 1999-12-10 |
Family
ID=15276108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10140760A Pending JPH11339482A (ja) | 1998-05-22 | 1998-05-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11339482A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720644B1 (ko) | 2005-11-17 | 2007-05-21 | 삼성전자주식회사 | 메모리 장치 및 메모리 그 동작 방법 |
-
1998
- 1998-05-22 JP JP10140760A patent/JPH11339482A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720644B1 (ko) | 2005-11-17 | 2007-05-21 | 삼성전자주식회사 | 메모리 장치 및 메모리 그 동작 방법 |
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