JPH1131825A - Method for manufacturing semiconductor dynamic quantity sensor - Google Patents

Method for manufacturing semiconductor dynamic quantity sensor

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JPH1131825A
JPH1131825A JP9185022A JP18502297A JPH1131825A JP H1131825 A JPH1131825 A JP H1131825A JP 9185022 A JP9185022 A JP 9185022A JP 18502297 A JP18502297 A JP 18502297A JP H1131825 A JPH1131825 A JP H1131825A
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JP
Japan
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thin film
semiconductor
film
layer
ion implantation
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Application number
JP9185022A
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Japanese (ja)
Inventor
Shoichi Yamauchi
庄一 山内
Masaki Matsui
正樹 松井
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Denso Corp
Original Assignee
Denso Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To strictly control the thickness dimension of a beam structure body which is provided for detecting dynamic quantity. SOLUTION: On a single-crystal silicon substrate 31, a silicon oxide film 32, a polysilicon thin film 33 which is to be an interconnection pattern, a silicon nitride film 34, and a silicon oxide film 35 which is to be a sacrificial layer are film-formed. Them after an opening part 36 has been formed, polysilicon thin films 37 and 38 are film-formed on the polysilicon thin-film 38, a single- crystal silicon substrate 39 wherein an ion-implantation layer 41 is formed is pasted (f). By performing thermal treatment under the condition, the single- crystal silicon substrate 39 is released from a part of ion-implantation layer 42, to form a single-crystal silicon thin film 39a made into an SOI structure (g). Then, a trench-etching is performed with the single-crystal silicon thin-film 39a to form a groove pattern 42 for establishing a beam structure body, a fixed electrode, etc., (h). After that, a process such as the silicon oxide film 35 being removed by wet-etching is performed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、力学量の作用に応
じた梁構造体の変位をセンサ出力として取り出すように
した半導体力学量センサ、例えば、加速度やヨーレート
などの力学量を検出するための半導体力学量センサの製
造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor dynamic quantity sensor for extracting displacement of a beam structure according to the action of a dynamic quantity as a sensor output, for example, for detecting a dynamic quantity such as acceleration or yaw rate. The present invention relates to a method for manufacturing a semiconductor dynamic quantity sensor.

【0002】[0002]

【従来の技術】例えば、静電容量型の半導体加速度セン
サにあっては、加速度の作用に応じた梁構造体の変位
を、当該梁構造体と一体に設けられた可動電極と基板上
に設けられた固定電極間との静電容量の変化として取り
出す構成となっている。斯様な半導体加速度センサにお
いて、梁構造体の機械的信頼性を向上させて良好な出力
特性を得るためには、その梁構造体を、物理的性質が安
定した単結晶半導体により構成することが望ましいとさ
れている。このため、従来では、SOI(SiliconOn In
sulator)基板形成技術及びサーフェースマイクロマシ
ニング技術を利用して、単結晶シリコンより成る梁構造
体を備えた半導体加速度センサを製造することが試みら
れている。
2. Description of the Related Art For example, in a capacitance-type semiconductor acceleration sensor, displacement of a beam structure in accordance with the action of acceleration is provided on a movable electrode and a substrate provided integrally with the beam structure. It is configured to take out as a change in capacitance between the fixed electrodes. In such a semiconductor acceleration sensor, in order to improve the mechanical reliability of the beam structure and obtain good output characteristics, the beam structure must be made of a single crystal semiconductor having stable physical properties. It is desirable. For this reason, conventionally, SOI (Silicon On In
(sulator) It has been attempted to manufacture a semiconductor acceleration sensor having a beam structure made of single crystal silicon using a substrate forming technique and a surface micromachining technique.

【0003】具体的には、SOI基板を形成するに当た
っては、所謂貼り合わせ法を利用することが行われてい
る。この場合には、例えば、最終的に梁構造体及び固定
電極などを構成することになる第1の単結晶シリコン基
板に対して、梁構造体支持用及び固定電極支持用の各ア
ンカー部のための半導体膜(例えばポリシリコン膜)、
アンカー部となる領域の周囲に位置された犠牲層薄膜
(例えばシリコン酸化膜)、その犠牲層薄膜のエッチン
グストッパ膜(例えばシリコン窒化膜)、SOI基板に
必要な絶縁体薄膜(例えばシリコン酸化膜)などを含む
支持層を形成し、斯様な第1の単結晶シリコン基板と、
ベース基板となる第2の単結晶シリコン基板とを、上記
支持層を介して互いに貼り合わせる工程を行うことによ
りSOI構造を形成する。
More specifically, in forming an SOI substrate, a so-called bonding method is used. In this case, for example, the first single-crystal silicon substrate that eventually forms the beam structure, the fixed electrode, and the like is provided for each anchor portion for supporting the beam structure and the fixed electrode. Semiconductor film (for example, a polysilicon film),
A sacrificial layer thin film (for example, a silicon oxide film) located around a region to be an anchor portion, an etching stopper film (for example, a silicon nitride film) of the sacrificial layer thin film, and an insulator thin film (for example, a silicon oxide film) required for an SOI substrate Forming a support layer containing such a first single crystal silicon substrate;
An SOI structure is formed by performing a step of bonding a second single crystal silicon substrate serving as a base substrate to each other with the support layer interposed therebetween.

【0004】そして、第1の単結晶シリコン基板に対し
て、梁構造体の厚さに応じた膜厚まで機械研磨(ラッピ
ング及び必要に応じてポリシング)などを施し、この後
に所望の膜厚となった上記第1の単結晶シリコン基板
を、フォトリソグラフィ技術を利用したエッチングなど
により所定形状に加工すると共に、前記犠牲層用薄膜を
ウエットエッチングにより除去するなどの工程を経るこ
とにより、当該第1の単結晶シリコン基板に対し可動電
極を備えた梁構造体及び固定電極を形成するようにして
いる。
Then, the first single-crystal silicon substrate is subjected to mechanical polishing (lapping and, if necessary, polishing) to a film thickness corresponding to the thickness of the beam structure, and thereafter, to a desired film thickness and The first single crystal silicon substrate is processed into a predetermined shape by etching using photolithography technology or the like, and the first thin film for sacrificial layer is removed by wet etching. A beam structure having a movable electrode and a fixed electrode are formed on the single crystal silicon substrate.

【0005】[0005]

【発明が解決しようとする課題】上記従来構成の場合、
可動電極を含む梁構造体及び固定電極の厚さ寸法は、貼
り合わせ工程後の第1の単結晶シリコン基板(SOI構
造のSi領域となる部分)の機械研磨精度に依存するこ
とになる。しかしながら、上記のような機械研磨には長
時間のラッピングが必要になる関係上、膜厚制御性を十
分に高めることが困難であり、このため、目標とする膜
厚が10〜20μm程度であった場合に2〜3μm程度
の誤差(膜厚ばらつき)を生ずることが避けられないと
いう事情があった。これに対して、センサの動作特性を
一定に保つためには、膜厚ばらつきを数十〜100nm
程度以下に制御することが要求されるものであり、結果
的に上述したような製造方法を採用した場合には、半導
体加速度センサの出力特性が不安定になると共に、歩留
まりが低下するという問題点が出てくる。
In the case of the above conventional configuration,
The thickness dimensions of the beam structure including the movable electrode and the fixed electrode depend on the mechanical polishing accuracy of the first single-crystal silicon substrate (the portion to be the Si region of the SOI structure) after the bonding step. However, it is difficult to sufficiently increase the film thickness controllability because the above-described mechanical polishing requires long lapping, and therefore, the target film thickness is about 10 to 20 μm. In such a case, an error (film thickness variation) of about 2 to 3 μm cannot be avoided. On the other hand, in order to keep the operating characteristics of the sensor constant, the variation in film thickness is several tens to 100 nm.
It is required to control the semiconductor acceleration sensor to less than about a degree. As a result, when the above-described manufacturing method is adopted, the output characteristics of the semiconductor acceleration sensor become unstable and the yield decreases. Comes out.

【0006】本発明は上記事情に鑑みてなされたもので
あり、その目的は、力学量を検出するために設けられた
梁構造体の厚さ寸法を厳密に制御することができて、セ
ンサ出力特性の安定化や歩留まりの向上を実現できるな
どの効果を奏する半導体力学量センサの製造方法を提供
することにある。
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to precisely control the thickness of a beam structure provided for detecting a mechanical quantity, and to provide a sensor output. It is an object of the present invention to provide a method of manufacturing a semiconductor dynamic quantity sensor having effects such as stabilization of characteristics and improvement of yield.

【0007】[0007]

【課題を解決するための手段】上記目的を達成するため
に請求項1に記載した製造方法を採用することができ
る。この製造方法によれば、成膜工程において、ベース
基板(1、31)上に、アンカー部(3a、3b、3
c、3d)及びこのアンカー部の周囲に位置した犠牲層
用薄膜(35)を含む層が成膜され、イオン注入工程に
おいて、上記ベース基板(1、31)とは別途に用意さ
れた半導体基板(39)に対し、所定深さまでイオン注
入が行われてイオン注入層(41、41′、41″)が
形成されるものであり、そのイオン注入層(41、4
1′、41″)は当該半導体基板(39)の表面と平行
な分布状態となる。
In order to achieve the above object, the manufacturing method described in claim 1 can be adopted. According to this manufacturing method, in the film forming step, the anchor portions (3a, 3b, 3) are provided on the base substrate (1, 31).
c, 3d) and a layer including the sacrificial layer thin film (35) positioned around the anchor portion, and a semiconductor substrate separately prepared from the base substrate (1, 31) in the ion implantation step. (39) is ion-implanted to a predetermined depth to form an ion-implanted layer (41, 41 ', 41 ").
1 ′, 41 ″) are distributed in parallel with the surface of the semiconductor substrate (39).

【0008】この後には、貼り合わせ工程において、上
記イオン注入層(41、41′、41″)が設けられた
半導体基板(39)のイオン注入側の面と、前記ベース
基板(1、31)側の成膜側の面とが貼り合わされる。
次いで、剥離工程において熱処理が施されるのであり、
この熱処理に伴い、半導体基板(39)におけるイオン
注入層(41、41′、41″)により形成される欠陥
層領域部分で、微小気泡が凝集してマクロな気泡を生
じ、これにより当該欠陥層領域部分を境界とした剥離が
生ずる。この結果、薄膜状の半導体基板(39)がベー
ス基板(1、31)上にこれと絶縁された状態で積層さ
れたSOI構造が形成されることになる。
Thereafter, in a bonding step, the surface of the semiconductor substrate (39) provided with the ion-implanted layers (41, 41 ', 41 ") on the ion-implanted side and the base substrate (1, 31) And the surface on the side of the film formation side are bonded together.
Next, heat treatment is performed in a peeling step,
Along with this heat treatment, microbubbles are aggregated to form macro bubbles in a defect layer region formed by the ion-implanted layers (41, 41 ', 41 ") in the semiconductor substrate (39). As a result, an SOI structure is formed in which the semiconductor substrate (39) in the form of a thin film is laminated on the base substrate (1, 31) in a state of being insulated therefrom. .

【0009】この後、整形工程において、上記のように
ベース基板(1、31)側に貼り合わされた状態の半導
体基板(39)が所定形状に加工されると共に、前記犠
牲層用薄膜(35)がウエットエッチングにより除去さ
れることによって、前記アンカー部(3a、3b、3
c、3d)により支持された状態の梁構造体(2、
2′)が形成されるものであり、以て半導体力学量セン
サの基本構造が完成することになる。
Thereafter, in a shaping step, the semiconductor substrate (39) bonded to the base substrate (1, 31) as described above is processed into a predetermined shape, and the sacrificial layer thin film (35) is processed. Are removed by wet etching, whereby the anchor portions (3a, 3b, 3) are removed.
c, 3d), the beam structure (2,
2 ') is formed, whereby the basic structure of the semiconductor dynamic quantity sensor is completed.

【0010】上述した製造方法によれば、梁構造体
(2、2′)の厚さ寸法は、剥離工程を経て剥離された
薄膜状の半導体基板(39)の膜厚に応じて決まること
になる関係上、その膜厚制御のために、従来構成のよう
にラッピングによる機械研磨を長時間にわたって行う必
要がなくなるものであり、当該膜厚を高い精度で制御可
能になる。この結果、梁構造体(2、2′)の厚さ寸法
を厳密に制御することができて、センサ出力特性の安定
化や歩留まりの向上などを実現できるようになる。
According to the manufacturing method described above, the thickness dimension of the beam structure (2, 2 ') is determined according to the film thickness of the thin-film semiconductor substrate (39) separated through the separation step. For this reason, it is not necessary to perform mechanical polishing by lapping for a long time as in the conventional configuration, so that the film thickness can be controlled with high accuracy. As a result, the thickness dimension of the beam structure (2, 2 ') can be strictly controlled, and stabilization of sensor output characteristics and improvement in yield can be realized.

【0011】この場合、請求項2記載の製造方法のよう
に、前記イオン注入工程において、半導体基板(39)
に対し、梁構造体(2、2′)の厚さ寸法に対応した深
さ位置までイオン注入を行うことによりイオン注入層
(41)を形成する構成とすれば、剥離工程を経て剥離
される薄膜状の半導体基板(39)の膜厚は、上記イオ
ン注入深さに依存するようになるため、極めて高い精度
で制御可能となる。具体的には、当該製造方法によれ
ば、上記薄膜状の半導体基板(39)の膜厚ばらつきを
数nm程度のオーダーまで低減可能であり、これにより
梁構造体(2、2′)の厚さ寸法を厳密に制御すること
ができて、センサ出力特性の安定化や歩留まりの向上な
どを確実に実現できるようになる。
In this case, as in the manufacturing method according to claim 2, in the ion implantation step, the semiconductor substrate (39) is formed.
On the other hand, if the ion implantation layer (41) is formed by performing ion implantation to a depth position corresponding to the thickness dimension of the beam structure (2, 2 '), the beam structure is separated through a separation step. The thickness of the thin-film semiconductor substrate (39) depends on the ion implantation depth, and can be controlled with extremely high accuracy. Specifically, according to the manufacturing method, the thickness variation of the thin-film semiconductor substrate (39) can be reduced to the order of several nanometers, whereby the thickness of the beam structure (2, 2 ′) can be reduced. The dimension can be strictly controlled, and the stabilization of the sensor output characteristic and the improvement of the yield can be reliably realized.

【0012】請求項3及び4記載の製造方法によれば、
イオン注入工程において、半導体基板(39)に対し、
梁構造体(2、2′)の厚さ寸法より浅い深さ位置まで
イオン注入を行うだけで良いから、イオン注入エネルギ
を大きくする必要がなくなるものであり、結果的に大型
のイオン注入装置が不要となって製造設備の大規模化を
招く恐れがなくなる。尚、これらの製造方法において
は、梁構造体(2、2′)の厚さ寸法は、成長工程で形
成される半導体層(49)の膜厚に依存することになる
が、この場合においても当該膜厚を十分に高い精度で制
御できるから、梁構造体(2、2′)の厚さ寸法を厳密
に制御可能となるものである。
According to the manufacturing method of the third and fourth aspects,
In the ion implantation step, the semiconductor substrate (39) is
Since it is only necessary to perform ion implantation to a depth position shallower than the thickness dimension of the beam structure (2, 2 '), it is not necessary to increase the ion implantation energy. As a result, a large-sized ion implantation apparatus is required. There is no danger that the manufacturing equipment will become unnecessary and increase in scale. In these manufacturing methods, the thickness dimension of the beam structure (2, 2 ') depends on the thickness of the semiconductor layer (49) formed in the growth step. Since the film thickness can be controlled with sufficiently high precision, the thickness dimension of the beam structure (2, 2 ') can be strictly controlled.

【0013】請求項6記載の製造方法のように、ベース
基板(1、31)の材料として半導体材料を使用した場
合には、当該ベース基板(1、31)と、これに貼り合
わされる半導体基板(39)との間で発生する熱応力を
低減することができるため、その熱応力に起因した梁構
造体(2、2′)での歪み発生を抑制できて、センサ出
力特性の悪化を未然に防止できることになる。
In the case where a semiconductor material is used as the material of the base substrate (1, 31) as in the manufacturing method according to claim 6, the base substrate (1, 31) and the semiconductor substrate bonded thereto are used. Since the thermal stress generated between (39) and (39) can be reduced, the occurrence of distortion in the beam structure (2, 2 ′) due to the thermal stress can be suppressed, and the deterioration of the sensor output characteristics can be prevented. Can be prevented.

【0014】また、力学量が作用した状態での半導体材
料製の梁構造体(2、2′)の変位を、当該梁構造体
(2、2′)と一体の可動電極(7a、7b)と半導体
材料製の固定電極(8、8′、9、10、10′、1
1)との間の静電容量の変化に応じたセンサ出力として
取り出すようにした容量型の半導体力学量センサを製造
する場合には、請求項7に記載した製造方法を採用でき
る。
Further, the displacement of the beam structure (2, 2 ') made of a semiconductor material in a state where the mechanical quantity acts is applied to the movable electrodes (7a, 7b) integrated with the beam structure (2, 2'). And fixed electrodes (8, 8 ', 9, 10, 10', 1) made of a semiconductor material.
In the case of manufacturing a capacitive semiconductor physical quantity sensor which is taken out as a sensor output corresponding to a change in the capacitance between 1) and 2), the manufacturing method described in claim 7 can be adopted.

【0015】この製造方法では、第1成膜工程におい
て、ベース基板(1、31)上に、配線パターン(1
9、20、21、22)を形成するための第1の導電層
用薄膜(33)が、当該ベース基板(1、31)と電気
的に絶縁した状態で成膜され、第2成膜工程において、
第1の導電層用薄膜(33)上に犠牲層用薄膜(35)
が形成される。さらに、開口工程において、犠牲層用薄
膜(35)におけるアンカー部(3a、3b、3c、3
d)及び固定電極(8、8′、9、10、10′、1
1)の各形成領域に第1の導電層用薄膜(33)に臨む
複数の開口部(36)が形成され、第3成膜工程におい
て、前記開口部(36)を含む前記犠牲層用薄膜(3
5)上の所定領域に、前記第1の導電層用薄膜(33)
に対し当該開口部(36)を通じて電気的に接続された
状態の第2の導電性薄膜(37)が形成される。
In this manufacturing method, in the first film forming step, the wiring pattern (1) is formed on the base substrate (1, 31).
A first conductive layer thin film (33) for forming (9, 20, 21, 22) is formed in a state of being electrically insulated from the base substrate (1, 31); At
A sacrificial layer thin film (35) on the first conductive layer thin film (33)
Is formed. Further, in the opening step, the anchor portions (3a, 3b, 3c, 3) in the sacrificial layer thin film (35) are formed.
d) and fixed electrodes (8, 8 ', 9, 10, 10', 1).
A plurality of openings (36) facing the first conductive layer thin film (33) are formed in each formation region of 1), and the sacrificial layer thin film including the opening (36) is formed in a third film forming step. (3
5) The first conductive layer thin film (33)
Then, a second conductive thin film (37) electrically connected to the opening (36) is formed.

【0016】また、イオン注入工程においては、上記ベ
ース基板(1、31)とは別途に用意された半導体基板
(39)に対し、所定深さまでイオン注入が行われてイ
オン注入層(41、41′、41″)が形成されるもの
であり、そのイオン注入層(41、41′、41″)は
当該半導体基板(39)の表面と平行な分布状態とな
る。
In the ion implantation step, the semiconductor substrate (39) prepared separately from the base substrate (1, 31) is ion-implanted to a predetermined depth to form an ion-implanted layer (41, 41). ′, 41 ″), and the ion-implanted layers (41, 41 ′, 41 ″) are distributed in parallel with the surface of the semiconductor substrate (39).

【0017】この後には、貼り合わせ工程において、上
記イオン注入層(41、41′、41″)が設けられた
半導体基板(39)のイオン注入側の面と、前記第3成
膜工程を経た前記ベース基板(1、31)の第2の導電
性薄膜(37)側の面とが貼り合わされる。次いで、剥
離工程において熱処理が施されるものであり、この熱処
理に伴い、半導体基板(39)におけるイオン注入層
(41、41′、41″)により形成される欠陥層領域
部分で、微小気泡が凝集してマクロな気泡を生じ、これ
により当該欠陥層領域部分を境界とした剥離が生ずる。
この結果、薄膜状の半導体基板(39)がベース基板
(1、31)上にこれと絶縁された状態で積層されたS
OI構造が形成されることになる。
Thereafter, in the bonding step, the surface of the semiconductor substrate (39) provided with the ion-implanted layers (41, 41 ', 41 ") on the ion-implanted side and the third film-forming step were performed. The surface of the base substrate (1, 31) on the side of the second conductive thin film (37) is bonded, and then heat treatment is performed in a peeling step. In the defect layer region formed by the ion-implanted layers (41, 41 ', 41 ") in (1), microbubbles are aggregated to generate macro bubbles, thereby causing separation at the defect layer region as a boundary. .
As a result, the thin film semiconductor substrate (39) is laminated on the base substrate (1, 31) in a state of being insulated therefrom.
An OI structure will be formed.

【0018】この後、整形工程において、上記のように
ベース基板(1、31)側に貼り合わされた状態の半導
体基板(39)に対して、前記梁構造体(2、2′)並
びに固定電極(8、8′、9、10、10′、11)を
画定する溝パターン(42)を形成するなどの加工が施
されると共に、前記犠牲層用薄膜(35)をウエットエ
ッチングにより除去することによって、前記アンカー部
(3a、3b、3c、3d)により支持された状態の梁
構造体(2、2′)並びに前記固定電極(8、8′、
9、10、10′、11)が形成されるものであり、以
て半導体力学量センサの基本構造が完成することにな
る。
Thereafter, in a shaping step, the beam structure (2, 2 ') and the fixed electrode are attached to the semiconductor substrate (39) bonded to the base substrate (1, 31) as described above. Processing such as forming a groove pattern (42) for defining (8, 8 ', 9, 10, 10', 11) and removing the sacrificial layer thin film (35) by wet etching; Thereby, the beam structure (2, 2 ') supported by the anchor portions (3a, 3b, 3c, 3d) and the fixed electrodes (8, 8',
9, 10, 10 ', and 11) are formed, whereby the basic structure of the semiconductor dynamic quantity sensor is completed.

【0019】上述した製造方法によれば、梁構造体
(2、2′)並びに固定電極(8、8′、9、10、1
0′、11)の厚さ寸法は、剥離工程を経て剥離された
薄膜状の半導体基板(39)の膜厚に応じて決まること
になる関係上、それらの膜厚制御のために、従来構成の
ようにラッピングによる機械研磨を長時間にわたって行
う必要がなくなるものであり、当該膜厚を高い精度で制
御可能になる。この結果、梁構造体(2、2′)並びに
固定電極(8、8′、9、10、10′、11)の厚さ
寸法を厳密に制御することができて、センサ出力特性の
安定化や歩留まりの向上などを実現できるようになる。
According to the above-described manufacturing method, the beam structure (2, 2 ') and the fixed electrodes (8, 8', 9, 10, 1) are formed.
Since the thickness dimensions of 0 ′ and 11) are determined according to the film thickness of the thin-film semiconductor substrate (39) peeled off through the peeling step, the conventional structure is used for controlling the film thickness. As described above, there is no need to perform mechanical polishing by lapping for a long time, and the film thickness can be controlled with high accuracy. As a result, the thickness dimensions of the beam structure (2, 2 ') and the fixed electrodes (8, 8', 9, 10, 10 ', 11) can be strictly controlled, and the sensor output characteristics can be stabilized. And improvement of the yield can be realized.

【0020】請求項11記載の製造方法のように、前記
イオン注入工程において、半導体基板(39)に対し、
梁構造体(2、2′)の厚さ寸法に対応した深さ位置ま
でイオン注入を行うことによりイオン注入層(41)を
形成する構成とすれば、剥離工程を経て剥離される薄膜
状の半導体基板(39)の膜厚は、上記イオン注入深さ
に依存するようになるため、極めて高い精度で制御可能
となる。具体的には、当該製造方法によれば、上記薄膜
状の半導体基板(39)の膜厚ばらつきを数nm程度の
オーダーまで低減可能であり、これにより梁構造体
(2、2′)並びに固定電極(8、8′、9、10、1
0′11)の厚さ寸法を厳密に制御することができて、
センサ出力特性の安定化や歩留まりの向上などを確実に
実現できるようになる。
According to a twelfth aspect of the present invention, in the ion implantation step, the semiconductor substrate (39) is
If the ion implantation layer (41) is formed by performing ion implantation to a depth position corresponding to the thickness dimension of the beam structure (2, 2 '), a thin film-like layer to be separated through a separation step is formed. Since the thickness of the semiconductor substrate (39) depends on the ion implantation depth, it can be controlled with extremely high accuracy. Specifically, according to the manufacturing method, the thickness variation of the thin-film semiconductor substrate (39) can be reduced to the order of several nanometers, whereby the beam structure (2, 2 ') and the fixed structure can be fixed. Electrodes (8, 8 ', 9, 10, 1
0′11) can be strictly controlled,
Stabilization of sensor output characteristics and improvement of yield can be reliably realized.

【0021】請求項12及び13記載の製造方法によれ
ば、イオン注入工程において、半導体基板(39)に対
し、梁構造体(2、2′)の厚さ寸法より浅い深さ位置
までイオン注入を行うだけで良いから、イオン注入エネ
ルギを大きくする必要がなくなるものであり、結果的に
大型のイオン注入装置が不要となって製造設備の大規模
化を招く恐れがなくなる。尚、これらの製造方法におい
ては、梁構造体(2、2′)並びに固定電極(8、
8′、9、10、10′、11)の厚さ寸法は、成長工
程で形成される半導体層(49)の膜厚に依存すること
になるが、この場合においても当該膜厚を十分に高い精
度で制御できるから、梁構造体(2、2′)並びに固定
電極(8、8′、9、10、10′、11)の厚さ寸法
を厳密に制御可能となるものである。
According to the manufacturing method of the twelfth and thirteenth aspects, in the ion implantation step, the semiconductor substrate (39) is ion-implanted to a position shallower than the thickness of the beam structure (2, 2 '). Need only be performed, it is not necessary to increase the ion implantation energy, and as a result, a large-sized ion implantation apparatus is not required, and there is no danger that the manufacturing equipment will be enlarged. In these manufacturing methods, the beam structure (2, 2 ') and the fixed electrodes (8,
The thickness dimensions of 8 ', 9, 10, 10', and 11) depend on the thickness of the semiconductor layer (49) formed in the growth step. Since the control can be performed with high accuracy, the thickness of the beam structure (2, 2 ') and the fixed electrodes (8, 8', 9, 10, 10 ', 11) can be strictly controlled.

【0022】請求項15記載の製造方法のように、イオ
ン注入工程において、半導体基板(39)のイオン注入
側の面に対し、最終的に梁構造体(2、2′)及び固定
電極(8、8′、9、10、10′、11)となる部分
以外の領域と一致した形状のレジスト層(51)を形成
しておき、このレジスト層(51)の形成状態から前記
梁構造体(2、2′)の厚さ寸法に対応した深さ位置ま
でイオン注入を行うことによりイオン注入層(41″)
を形成する構成とした場合には、そのイオン注入層(4
1″)の形状は、当該レジスト層(51)と対応した領
域で欠損した形状、つまり、半導体基板(39)におい
て、最終的に梁構造体(2、2′)及び固定電極(8、
8′、9、10、10′、11)となる部分以外の領域
の形状と一致するようになる。
According to a fifteenth aspect of the present invention, in the ion implantation step, the beam structure (2, 2 ') and the fixed electrode (8) are finally formed on the surface of the semiconductor substrate (39) on the ion implantation side. , 8 ', 9, 10, 10', 11), a resist layer (51) having a shape conforming to the region other than the portions to be formed is formed, and from the state of formation of the resist layer (51), the beam structure ( The ion implantation layer (41 ″) is formed by performing ion implantation to a depth position corresponding to the thickness dimension of (2, 2 ′).
Is formed, the ion implantation layer (4
1 ″) is a shape lost in a region corresponding to the resist layer (51), that is, finally, in the semiconductor substrate (39), the beam structure (2, 2 ′) and the fixed electrodes (8,
8 ', 9, 10, 10', and 11).

【0023】上記のようなイオン注入工程の実行後に、
貼り合わせ工程及び剥離工程が順次行われた場合には、
半導体基板(39)におけるイオン注入層(41″)の
欠損領域に対応した部分については、ベース基板(1、
31)側との接合状態が解除されて当該半導体基板(3
9)側に残置された状態となるものであり、従って、ベ
ース基板(1、31)側に貼り合わされた状態の半導体
基板(39)には、梁構造体(2、2′)並びに固定電
極(8、8′、9、10、10′、11)を画定するた
めの前記溝パターン(42)と同等の溝パターンが形成
されることになる。
After performing the above-described ion implantation process,
When the bonding step and the peeling step are performed sequentially,
The portion of the semiconductor substrate (39) corresponding to the deficient region of the ion-implanted layer (41 ″) is formed on the base substrate (1,
The bonding state with the semiconductor substrate (3) is released.
The semiconductor substrate (39) bonded to the base substrate (1, 31) side has beam structures (2, 2 ') and fixed electrodes. A groove pattern equivalent to the groove pattern (42) for defining (8, 8 ', 9, 10, 10', 11) will be formed.

【0024】請求項16記載の製造方法のように、開口
部(36)を含む犠牲層用薄膜(35)上の所定領域
に、第1の導電層用薄膜(33)に対し当該開口部(3
6)を通じて電気的に接続された状態の第2の導電性薄
膜(37)及びこれを覆う貼り合わせ用薄膜(38)を
形成するという第3成膜工程の実行後に、最終的に梁構
造体(2、2′)及び固定電極(8、8′、9、10、
10′、11)となる部分以外の領域に対応した部分の
貼り合わせ用薄膜(38)を除去して凹部(38a)を
形成する工程を行う構成とすることもできる。
As in the manufacturing method according to the sixteenth aspect, in a predetermined region on the sacrificial layer thin film (35) including the opening (36), the opening (36) for the first conductive layer thin film (33) is formed. 3
6), after the execution of the third film forming step of forming the second conductive thin film (37) electrically connected and the bonding thin film (38) covering the second conductive thin film (37), finally the beam structure (2, 2 ') and fixed electrodes (8, 8', 9, 10,
It is also possible to adopt a configuration in which a step of forming a concave portion (38a) by removing the bonding thin film (38) at a portion corresponding to a region other than the portions to be 10 'and 11).

【0025】この場合には、その後に貼り合わせ工程を
経て実行される剥離工程において、半導体基板(39)
における凹部(38a)に対応した部分については、貼
り合わせ用薄膜(38)側と接合されていないため当該
半導体基板(39)側に残置された状態となるものであ
り、従って、ベース基板(1、31)側に貼り合わされ
た状態の半導体基板(39)には、梁構造体(2、
2′)並びに固定電極(8、8′、9、10、10′、
11)を画定するための前記溝パターン(42)と同等
の溝パターンが形成されることになる。
In this case, the semiconductor substrate (39) is formed in a peeling step performed after the bonding step.
Since the portion corresponding to the concave portion (38a) is not bonded to the bonding thin film (38) side, it is left on the semiconductor substrate (39) side, and accordingly, the base substrate (1) , 31) are attached to the semiconductor substrate (39), and the beam structure (2,
2 ') and fixed electrodes (8, 8', 9, 10, 10 ',
A groove pattern equivalent to the groove pattern (42) for defining 11) will be formed.

【0026】請求項19記載の製造方法のように、ベー
ス基板(1、31)の材料として半導体材料を使用した
場合には、当該ベース基板(1、31)と、これに貼り
合わされる半導体基板(39)との間で発生する熱応力
を低減することができるため、その熱応力に起因した梁
構造体(2、2′)での歪み発生を抑制できて、センサ
出力特性の悪化を未然に防止できることになる。
When a semiconductor material is used as the material of the base substrate (1, 31) as in the manufacturing method according to claim 19, the base substrate (1, 31) and the semiconductor substrate to be bonded thereto are used. Since the thermal stress generated between (39) and (39) can be reduced, the occurrence of distortion in the beam structure (2, 2 ′) due to the thermal stress can be suppressed, and the deterioration of the sensor output characteristics can be prevented. Can be prevented.

【0027】[0027]

【発明の実施の形態】以下、本発明を容量型の半導体加
速度センサの製造方法に適用した複数の実施例について
図面を参照しながら説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A plurality of embodiments in which the present invention is applied to a method of manufacturing a capacitive semiconductor acceleration sensor will be described below with reference to the drawings.

【0028】(第1の実施の形態)図1〜図5には本発
明の第1実施例が示されている。この第1実施例におい
て、図4には半導体加速度センサの要部の平面形状が示
され、図5には図4中のV−V線に沿った断面形状が示
されている。
(First Embodiment) FIGS. 1 to 5 show a first embodiment of the present invention. In the first embodiment, FIG. 4 shows a plan shape of a main part of the semiconductor acceleration sensor, and FIG. 5 shows a cross-sectional shape along the line VV in FIG.

【0029】図4及び図5において、ベース基板1の上
面には、リンなどの不純物がドープされた単結晶シリコ
ン(半導体材料)より成る梁構造体2が配置されてい
る。この梁構造体2は、ベース基板1側から突出する4
つのアンカー部3a、3b、3c、3dにより支持さ
れ、以てベース基板1との間に所定ギャップを存するよ
うに構成されている。尚、アンカー部3a、3b、3
c、3dは、リンなどの不純物がドープされたポリシリ
コン薄膜より成る。
In FIGS. 4 and 5, a beam structure 2 made of single-crystal silicon (semiconductor material) doped with an impurity such as phosphorus is arranged on the upper surface of a base substrate 1. The beam structure 2 has a projection 4 projecting from the base substrate 1 side.
It is configured to be supported by the two anchor portions 3a, 3b, 3c, and 3d, and to have a predetermined gap with the base substrate 1. In addition, the anchor parts 3a, 3b, 3
c and 3d are made of a polysilicon thin film doped with an impurity such as phosphorus.

【0030】梁構造体2にあっては、互いに平行した2
本の梁部4及び5が、アンカー部3a・3b間及びアン
カー部3c・3d間に架設されており、それら梁部4及
び5の各中央部間には、長方形状をなす質量部(マス
部)6が当該梁部4及び5と直交する形態で一体的に設
けられている。また、質量部6の両側面からは、等間隔
配置された例えば4個ずつの可動電極7a及び7bが、
梁部4及び5と平行した方向へ指向するように一体に突
出形成されている。尚、可動電極7a及び7bは、断面
矩形の棒状に形成されており、また、質量部6には、後
述する犠牲層エッチング工程においてエッチング液を浸
入し易くするための透孔6a群が設けられている。
In the beam structure 2, two parallel beams 2
The beams 4 and 5 are provided between the anchors 3a and 3b and between the anchors 3c and 3d, and a rectangular mass (mass) is provided between the centers of the beams 4 and 5. A portion 6 is provided integrally with the beam portions 4 and 5 in a form orthogonal to the beam portions 4 and 5. Further, from both side surfaces of the mass portion 6, for example, four movable electrodes 7a and 7b arranged at equal intervals,
The projections are integrally formed so as to be directed in a direction parallel to the beams 4 and 5. The movable electrodes 7a and 7b are formed in a rod shape having a rectangular cross section, and the mass portion 6 is provided with a group of through-holes 6a for facilitating infiltration of an etching solution in a sacrificial layer etching step described later. ing.

【0031】ベース基板1上には、一端側がアンカー部
8a及び9aにより支持された状態の4個ずつの第1の
固定電極8及び9が、それぞれ前記可動電極7a及び7
bの一方の側面と所定間隔を存して平行した形態で配置
されていると共に、同じく一端側がアンカー部10a及
び11aにより支持された状態の4個ずつの第2の固定
電極10及び11が、それぞれ可動電極7a及び7bの
他方の側面と所定間隔を存して平行した形態で配置され
ている。尚、これらの第1の固定電極8、9及び第2の
固定電極10、11は、リンなどの不純物がドープされ
た単結晶シリコンにより断面矩形の棒状に形成されたも
のである。
On the base substrate 1, four first fixed electrodes 8 and 9 each having one end supported by anchor portions 8a and 9a are provided with the movable electrodes 7a and 7 respectively.
b are arranged in parallel with one side surface at a predetermined interval, and four second fixed electrodes 10 and 11 each having one end supported by the anchor portions 10a and 11a, Each of the movable electrodes 7a and 7b is arranged in parallel with the other side surface at a predetermined interval. The first fixed electrodes 8 and 9 and the second fixed electrodes 10 and 11 are formed in a rod shape having a rectangular cross section from single crystal silicon doped with an impurity such as phosphorus.

【0032】また、ベース基板1上には、リンなどの不
純物がドープされた単結晶シリコンより成る合計4個の
電極取出部12、13、14、15が設けられており、
これらはベース基板1側から突出するアンカー部12
a、13a、14a、15aによりそれぞれ支持されて
いる。尚、アンカー部12a〜15aは、リンなどの不
純物がドープされたポリシリコン薄膜より成る。
On the base substrate 1, there are provided a total of four electrode extraction portions 12, 13, 14, and 15 made of single crystal silicon doped with an impurity such as phosphorus.
These are anchor portions 12 protruding from the base substrate 1 side.
a, 13a, 14a, and 15a, respectively. The anchor portions 12a to 15a are made of a polysilicon thin film doped with impurities such as phosphorus.

【0033】上記ベース基板1は、その基板材料として
単結晶シリコン(半導体材料)を使用したものであり、
図5に示すように、その上面には、下層側絶縁体薄膜1
6、導電性薄膜17及び上層側絶縁体薄膜18をこの順
に積層した構成となっている。この場合、下層側絶縁体
薄膜16はシリコン酸化膜より成り、上層側絶縁体薄膜
18はシリコン窒化膜より成る。さらに、導電性薄膜1
7はリンなどの不純物がドープされたポリシリコン薄膜
より成る。
The base substrate 1 uses single crystal silicon (semiconductor material) as its substrate material.
As shown in FIG. 5, a lower insulating thin film 1 is formed on the upper surface.
6, the conductive thin film 17 and the upper insulating thin film 18 are laminated in this order. In this case, the lower insulating thin film 16 is made of a silicon oxide film, and the upper insulating thin film 18 is made of a silicon nitride film. Further, the conductive thin film 1
Numeral 7 is a polysilicon thin film doped with impurities such as phosphorus.

【0034】上記導電性薄膜17により、図4に示す4
つの配線パターン19、20、21、22が形成される
と共に、静電気力相殺用の下部電極23が形成される。
この場合、配線パターン19及び20は、それぞれ第1
の固定電極8及び9用の配線であり、配線パターン21
及び21は、それぞれ第2の固定電極10及び11用の
配線である。また、下部電極23は、梁構造体2及び固
定電極8〜11に下面側から対向した領域に形成される
もので、梁構造体2と等電位とされることにより、当該
梁構造体2とベース基板1との間に生じる静電気力を相
殺するようになっている。
The conductive thin film 17 is used to make the 4 shown in FIG.
One wiring pattern 19, 20, 21, 22 is formed, and a lower electrode 23 for canceling electrostatic force is formed.
In this case, the wiring patterns 19 and 20 are respectively the first
Wiring for the fixed electrodes 8 and 9 of FIG.
And 21 are wirings for the second fixed electrodes 10 and 11, respectively. Further, the lower electrode 23 is formed in a region facing the beam structure 2 and the fixed electrodes 8 to 11 from the lower surface side. The electrostatic force generated between the base substrate 1 and the base substrate 1 is offset.

【0035】上層側絶縁体薄膜18には、前記アンカー
部3a〜3d、8a〜15aに対応した各位置にそれぞ
れ開口部18a(図5に一部のみ図示)が形成されてお
り、これにより、不純物ドープトポリシリコンより成る
アンカー部3a〜3d及び8a〜15aと導電性薄膜1
7とが上記開口部18aを通じて連結された状態となっ
ている。
Openings 18a (only a portion is shown in FIG. 5) are formed in the upper insulating thin film 18 at respective positions corresponding to the anchor portions 3a to 3d and 8a to 15a. Anchor portions 3a to 3d and 8a to 15a made of impurity-doped polysilicon and conductive thin film 1
7 are connected through the opening 18a.

【0036】この場合、第1の固定電極8群は、アンカ
ー部8a、配線パターン19及びアンカー部12aを通
じて電極取出部12に電気的に接続され、第1の固定電
極9群は、アンカー部9a、配線パターン20及びアン
カー部13aを通じて電極取出部13に電気的に接続さ
れる。また、第2の固定電極10群は、アンカー部10
a、配線パターン21及びアンカー部14aを通じて電
極取出部14に電気的に接続され、第2の固定電極11
群は、アンカー部11a、配線パターン22及びアンカ
ー部15aを通じて電極取出部15に電気的に接続され
る。
In this case, the first fixed electrode group 8 is electrically connected to the electrode take-out section 12 through the anchor section 8a, the wiring pattern 19 and the anchor section 12a, and the first fixed electrode 9 group is connected to the anchor section 9a. , Is electrically connected to the electrode extraction portion 13 through the wiring pattern 20 and the anchor portion 13a. The second group of fixed electrodes 10 includes an anchor 10
a, the second fixed electrode 11 is electrically connected to the electrode extraction portion 14 through the wiring pattern 21 and the anchor portion 14a.
The group is electrically connected to the electrode extraction unit 15 through the anchor unit 11a, the wiring pattern 22, and the anchor unit 15a.

【0037】梁構造体2におけるアンカー部3aの上方
位置には、アルミ薄膜より成る電極(ボンディングパッ
ド)24が設けられている。また、電極取出部12、1
3、14、15の各上面にも、アルミ薄膜より成る電極
(ボンディングパッド)25、26、27、28がそれ
ぞれ設けられている。
An electrode (bonding pad) 24 made of an aluminum thin film is provided at a position above the anchor portion 3a in the beam structure 2. In addition, the electrode extraction sections 12, 1
Electrodes (bonding pads) 25, 26, 27, and 28 made of an aluminum thin film are also provided on the upper surfaces of 3, 14, and 15, respectively.

【0038】上記のような構成により、梁構造体2の可
動電極7a及び7bと第1の固定電極8及び9との間に
第1のコンデンサが形成される。また、梁構造体2の可
動電極7a及び7bと第2の固定電極10及び11との
間に第2のコンデンサが形成される。これら第1及び第
2のコンデンサの静電容量は、梁構造体2に加速度が作
用することに伴う可動電極7a及び7bの変位に応じて
変化するものであり、斯様な静電容量の変化を、梁構造
体2におけるアンカー部3aに設けられた電極24並び
に電極取出部12、13、14、15に設けられた電極
25〜28を通じて取り出すことによって、加速度を検
出できるようになる。
With the above structure, a first capacitor is formed between the movable electrodes 7a and 7b of the beam structure 2 and the first fixed electrodes 8 and 9. Further, a second capacitor is formed between the movable electrodes 7 a and 7 b of the beam structure 2 and the second fixed electrodes 10 and 11. The capacitance of these first and second capacitors changes in accordance with the displacement of the movable electrodes 7a and 7b due to the acceleration acting on the beam structure 2, and such a change in the capacitance Is extracted through the electrode 24 provided on the anchor portion 3a of the beam structure 2 and the electrodes 25 to 28 provided on the electrode extraction portions 12, 13, 14, and 15, so that the acceleration can be detected.

【0039】図1ないし図3には、上記ような半導体加
速度センサの製造工程例が示されており、以下これにつ
いて説明する。尚、図1ないし図3は、図5に示した断
面での製造工程を摸式的に示す示す概略断面図である。
FIGS. 1 to 3 show an example of a manufacturing process of the above-described semiconductor acceleration sensor, which will be described below. 1 to 3 are schematic cross-sectional views schematically showing the manufacturing steps in the cross section shown in FIG.

【0040】まず、図1(a)に示す第1成膜工程で
は、ベース基板1のための単結晶シリコン基板31上
に、熱酸化或いはCVD法などにより下層側絶縁体薄膜
16のためのシリコン酸化膜32を成膜し、さらに、こ
のシリコン酸化膜32上に、CVD法などにより導電性
薄膜17のためのポリシリコン薄膜33(本発明でいう
第1の導電層用薄膜に相当)を成膜し、その後にリン拡
散などにより不純物を導入する。
First, in a first film forming step shown in FIG. 1A, a silicon film for the lower insulating thin film 16 is formed on a single crystal silicon substrate 31 for the base substrate 1 by thermal oxidation or CVD. An oxide film 32 is formed, and a polysilicon thin film 33 (corresponding to the first conductive layer thin film in the present invention) for the conductive thin film 17 is formed on the silicon oxide film 32 by a CVD method or the like. After the film is formed, impurities are introduced by diffusion of phosphorus or the like.

【0041】図1(b)に示す第2成膜工程では、ポリ
シリコン薄膜33をフォトリソグラフィを利用してパタ
ーニングすることによって、最終的に配線パターン19
〜22及び下部電極23となる領域を形成し、この後
に、CVD法などにより上層側絶縁体薄膜18のための
シリコン窒化膜34及びシリコン酸化膜35(本発明で
いう犠牲層用薄膜に相当)を成膜する。尚、上記シリコ
ン窒化膜34は、犠牲層と成るシリコン酸化膜35をウ
エットエッチングする際にエッチングストッパ膜として
機能するものである。
In the second film forming step shown in FIG. 1B, the polysilicon thin film 33 is patterned by using photolithography, so that the wiring pattern 19 is finally formed.
To 22 and a region to be the lower electrode 23, and thereafter, a silicon nitride film 34 and a silicon oxide film 35 (corresponding to a thin film for a sacrifice layer in the present invention) for the upper insulating thin film 18 by CVD or the like. Is formed. The silicon nitride film 34 functions as an etching stopper film when the silicon oxide film 35 serving as a sacrificial layer is wet-etched.

【0042】図1(c)に示す開口工程では、シリコン
酸化膜35及びシリコン窒化膜34の積層体に対して、
フォトリソグラフィを経てエッチング処理を施すことに
より、アンカー部3a〜3d、8a〜15aの形成領域
に開口部36を形成する。
In the opening step shown in FIG. 1C, the stacked body of the silicon oxide film 35 and the silicon nitride film 34 is
By performing an etching process through photolithography, openings 36 are formed in regions where the anchor portions 3a to 3d and 8a to 15a are formed.

【0043】図1(d)に示す第3成膜工程では、開口
部36に対しポリシリコン薄膜37(本発明でいう第2
の導電層用薄膜に相当)を埋め込んだ後に、リン拡散な
どにより不純物を導入し、さらに、そのポリシリコン薄
膜37及びシリコン酸化膜34上に貼り合わせ用薄膜と
してのポリシリコン薄膜38を成膜し、機械研磨により
平坦化する。これにより、ポリシリコン薄膜37は、前
記導電性薄膜17のためのポリシリコン薄膜33に対し
て開口部36を通じて電気的に接続された状態となる。
尚、ポリシリコン薄膜38に対しては、その後の熱処理
などに伴いポリシリコン薄膜37側からの不純物の拡散
が期待できるため、当該ポリシリコン薄膜38へ不純物
を導入する工程は必要に応じて行えば良い。
In the third film forming step shown in FIG. 1D, the polysilicon thin film 37 (the second
, The impurity is introduced by phosphorus diffusion or the like, and a polysilicon thin film 38 as a bonding thin film is formed on the polysilicon thin film 37 and the silicon oxide film 34. And flattened by mechanical polishing. Thus, the polysilicon thin film 37 is electrically connected to the polysilicon thin film 33 for the conductive thin film 17 through the opening 36.
Since the diffusion of impurities from the polysilicon thin film 37 side can be expected with the subsequent heat treatment or the like, the step of introducing impurities into the polysilicon thin film 38 may be performed as necessary. good.

【0044】図1(e)に示すイオン注入工程では、前
記単結晶シリコン基板31とは別途に用意した単結晶シ
リコン基板39(本発明でいう単結晶半導体基板に相
当)の一方の面に、汚染保護膜として機能するシリコン
酸化膜40を、熱酸化若しくはCVD法などにより予め
均一な膜厚(例えば、0.1μm程度)となるように成
膜しておき、図中に矢印で示すように、そのシリコン酸
化膜40を通して水素イオン若しくは希ガスイオンを所
定深さまで注入することにより、当該単結晶シリコン基
板39の表面と平行な分布状態のイオン注入層41を形
成する。
In the ion implantation step shown in FIG. 1E, one surface of a single crystal silicon substrate 39 (corresponding to a single crystal semiconductor substrate in the present invention) prepared separately from the single crystal silicon substrate 31 is formed. A silicon oxide film 40 functioning as a contamination protection film is previously formed to have a uniform film thickness (for example, about 0.1 μm) by thermal oxidation or a CVD method, and as shown by an arrow in FIG. By implanting hydrogen ions or rare gas ions to a predetermined depth through the silicon oxide film 40, an ion implantation layer 41 having a distribution parallel to the surface of the single crystal silicon substrate 39 is formed.

【0045】ここで、上記単結晶シリコン基板39は、
最終的に梁構造体2や第1及び第2の固定電極8、9及
び10、11などを形成するためのものであり、本実施
例では、当該梁構造体2並びに第1及び第2の固定電極
8、9及び10、11の厚さ寸法に対応した深さ位置ま
でイオン注入を行うようにしている。
Here, the single crystal silicon substrate 39 is
This is for finally forming the beam structure 2 and the first and second fixed electrodes 8, 9 and 10, 11 and the like. In the present embodiment, the beam structure 2 and the first and second fixed electrodes 8 and 9 are used. Ion implantation is performed to a depth position corresponding to the thickness dimension of the fixed electrodes 8, 9, 10, and 11.

【0046】上記イオン注入工程でのドーズ量は、水素
イオンの場合で、1×1016atoms/cm以上、好ま
しくは5×1016atoms/cm〜1×1017toms/c
m に設定する。また、梁構造体2並びに第1及び第2
の固定電極8、9及び10、11の厚さ寸法として10
μmを想定した場合、水素イオンの注入エネルギは1M
eVを越える値に設定することになる。
The dose in the above ion implantation step is hydrogen.
1 × 10 for ions16atoms / cm2Above
Or 5 × 1016atoms / cm2~ 1 × 1017toms / c
m2 Set to. Also, the beam structure 2 and the first and second beams
Of the fixed electrodes 8, 9 and 10, 11
Assuming μm, hydrogen ion implantation energy is 1M
It will be set to a value exceeding eV.

【0047】図2(f)に示す貼り合わせ工程では、単
結晶シリコン基板39のシリコン酸化膜40を、例えば
フッ酸水溶液を用いた化学エッチングにより除去した後
に、その表面に親水化処理を施すと共に、前記単結晶シ
リコン基板31におけるポリシリコン薄膜38側の面に
も親水化処理を施し、両者を親水化処理面で密着させて
貼り合わせる。
In the bonding step shown in FIG. 2F, after the silicon oxide film 40 of the single crystal silicon substrate 39 is removed by, for example, chemical etching using a hydrofluoric acid aqueous solution, the surface thereof is subjected to a hydrophilic treatment and The surface of the single-crystal silicon substrate 31 on the side of the polysilicon thin film 38 is also subjected to a hydrophilic treatment, and both are adhered to each other on the hydrophilic treatment surface.

【0048】尚、この実施例では、シリコン酸化膜40
を全部除去する構成としたが、当該シリコン酸化膜40
をそのまま残したり、或いはシリコン酸化膜40の表層
部分のみを所定膜厚だけ除去することによりある程度の
膜厚を残した状態としても良いものである。
In this embodiment, the silicon oxide film 40
Is completely removed, but the silicon oxide film 40
May be left as it is, or a certain film thickness may be left by removing only the surface layer portion of the silicon oxide film 40 by a predetermined thickness.

【0049】図2(g)に示す剥離工程では、単結晶シ
リコン基板31及び39の一体物に対して熱処理を施す
ことによって、単結晶シリコン基板39をイオン注入層
41により形成される欠陥層領域部分で剥離するもので
あり、これにより、単結晶シリコン基板39上にシリコ
ン酸化膜32を介して単結晶シリコン薄膜39aが積層
された形態のSOI構造が形成されることになる。
In the peeling step shown in FIG. 2G, the single crystal silicon substrates 31 and 39 are subjected to a heat treatment so that the single crystal silicon substrate 39 is converted into a defect layer region formed by the ion implantation layer 41. As a result, an SOI structure in which a single-crystal silicon thin film 39a is stacked on a single-crystal silicon substrate 39 with a silicon oxide film 32 interposed therebetween is formed.

【0050】この場合、具体的には、イオン注入層41
が水素イオンにより形成されたものであった場合には、
400〜600℃程度で熱処理を行うことが好ましく、
斯様な熱処理に応じて、イオン注入層41により形成さ
れる欠陥層領域部分で、微小気泡が凝集してマクロな気
泡を生じ、これにより当該欠陥層領域部分を境界とした
剥離が生ずることになる。尚、単結晶シリコン基板39
から単結晶シリコン薄膜39aを剥離する熱処理を行っ
た後には、さらに、その熱処理温度より高温(好ましく
は1000℃〜1200℃程度)以上の熱処理を施すこ
とにより、ポリシリコン薄膜38と単結晶シリコン薄膜
39aとの貼り合わせ面の接合強度を強化する。
In this case, specifically, the ion implantation layer 41
Is formed by hydrogen ions,
Preferably, heat treatment is performed at about 400 to 600 ° C.
In response to such a heat treatment, microbubbles are aggregated in the defect layer region formed by the ion-implanted layer 41 to form macro bubbles, thereby causing separation at the defect layer region as a boundary. Become. The single crystal silicon substrate 39
After the heat treatment for peeling the single-crystal silicon thin film 39a from the silicon thin film 39a, the polysilicon thin film 38 and the single-crystal silicon thin film are further subjected to a heat treatment at a temperature higher than the heat treatment temperature (preferably about 1000 ° C. to 1200 ° C.). The bonding strength of the bonding surface with 39a is strengthened.

【0051】また、上記のような単結晶シリコン薄膜3
9aの剥離面には、イオン注入に伴い形成された欠陥層
が残存すると共に、数nm〜数十nm程度の微小段差が
生ずるものであり(図2(g)では、この微小段差を無
視した状態の図を示している)、このため、本実施例で
は、単結晶シリコン薄膜39a上に生じた欠陥層及び微
小段差を機械研磨により除去及び平滑化する工程を、剥
離工程の後に実行するようにしている。但し、このよう
な欠陥層及び微小段差の除去及び平滑化は必要に応じて
行えば良い。
The single crystal silicon thin film 3 as described above
A defect layer formed due to ion implantation remains on the peeled surface 9a, and a minute step of about several nm to several tens of nm is generated (FIG. 2 (g) ignores this minute step). Therefore, in the present embodiment, the step of removing and smoothing the defect layer and the minute step formed on the single-crystal silicon thin film 39a by mechanical polishing is performed after the peeling step. I have to. However, removal and smoothing of such a defect layer and a minute step may be performed as needed.

【0052】この後には、図2(h)及び図3(i)〜
(k)に示す整形工程を実行する。即ち、まず、図2
(h)に示すように、SOI構造とされた単結晶シリコ
ン薄膜39aに対してフォトリソグラフィを利用したト
レンチエッチングを行い、梁構造体2、第1の固定電極
8及び9、第2の固定電極10及び11、電極取出部1
2、13、14、15を画定する溝パターン42を形成
する。この場合、上記トレンチエッチングは、溝パター
ン42が犠牲層用のシリコン酸化膜35に到達する深さ
まで行う。さらに、この段階で、上記単結晶シリコン薄
膜39aに電極機能などのための導電性を付与するため
に、当該単結晶シリコン薄膜39aに対してリン拡散な
どにより不純物を導入する。
After this, FIG. 2 (h) and FIG.
The shaping step shown in (k) is performed. That is, first, FIG.
As shown in (h), the single-crystal silicon thin film 39a having the SOI structure is subjected to trench etching using photolithography to form a beam structure 2, first fixed electrodes 8 and 9, and a second fixed electrode. 10 and 11, electrode extraction unit 1
A groove pattern 42 defining 2, 13, 14, 15 is formed. In this case, the trench etching is performed to a depth at which the groove pattern 42 reaches the silicon oxide film 35 for the sacrificial layer. Further, at this stage, impurities are introduced into the single-crystal silicon thin film 39a by phosphorus diffusion or the like in order to impart conductivity for the electrode function or the like to the single-crystal silicon thin film 39a.

【0053】次いで、図3(i)に示すように、シリコ
ン酸化膜43をCVD法などにより成膜し、ドライエッ
チングなどによりエッチバックを行って基板表面を平坦
化する。
Next, as shown in FIG. 3I, a silicon oxide film 43 is formed by a CVD method or the like, and the substrate surface is flattened by performing etch-back by dry etching or the like.

【0054】さらに、図3(j)に示すように、層間絶
縁膜44を成膜し、フォトリソグラフィ及びドライエッ
チングなどによりコンタクトホール45を形成し、層間
絶縁膜44上の所定領域にシリコン窒化膜46を形成す
る。
Further, as shown in FIG. 3 (j), an interlayer insulating film 44 is formed, a contact hole 45 is formed by photolithography and dry etching, etc., and a silicon nitride film is formed in a predetermined region on the interlayer insulating film 44. 46 is formed.

【0055】この後、図3(k)に示すように、アルミ
電極24〜28(図4参照)のためのアルミ薄膜47を
成膜工程及びフォトリソグラフィ工程を経て形成し、そ
の後、パッシベーション膜48を成膜工程及びフォトリ
ソグラフィを経て形成する。
Thereafter, as shown in FIG. 3K, an aluminum thin film 47 for the aluminum electrodes 24 to 28 (see FIG. 4) is formed through a film forming step and a photolithography step, and thereafter, a passivation film 48 is formed. Is formed through a film forming step and photolithography.

【0056】そして、この図3(k)の状態から、フッ
酸系のエッチング液によりシリコン酸化膜35及び43
を除去することにより、図5に示したように、可動電極
7a、7bなどを有する梁構造体2を可動構造とする。
つまり、上述したような整形工程(図2(h)及び図3
(i)〜(k))の実行に応じて、アンカー部3a〜3
dにより支持された状態の可動構造の梁構造体2並びに
アンカー部8a〜11aにより支持された状態の第1の
固定電極8、9及び第2の固定電極10、11などが形
成される。
Then, from the state shown in FIG. 3K, the silicon oxide films 35 and 43 are etched with a hydrofluoric acid-based etchant.
As a result, as shown in FIG. 5, the beam structure 2 having the movable electrodes 7a and 7b becomes a movable structure.
That is, the shaping process described above (see FIG. 2 (h) and FIG.
According to the execution of (i) to (k)), the anchor portions 3a to 3
The movable beam structure 2 supported by d, the first fixed electrodes 8, 9 and the second fixed electrodes 10, 11 supported by the anchor portions 8a to 11a are formed.

【0057】尚、上記フッ酸系のエッチング液を利用し
たシリコン酸化膜35及び43のウエットエッチング時
には、シリコン窒化膜34並びにポリシリコン37及び
38がエッチングストッパとして機能する。
During the wet etching of the silicon oxide films 35 and 43 using the above-mentioned hydrofluoric acid-based etchant, the silicon nitride film 34 and the polysilicons 37 and 38 function as etching stoppers.

【0058】上記した本実施例によれば、以下に述べる
ような効果を奏することができる。即ち、梁構造体2
を、物理的性質が安定した単結晶シリコンにより構成し
たから、その梁構造体2の機械的信頼性が向上するよう
になって良好なセンサ出力特性が得られるようになる。
According to the above-described embodiment, the following effects can be obtained. That is, the beam structure 2
Is made of single-crystal silicon having stable physical properties, so that the mechanical reliability of the beam structure 2 is improved, and good sensor output characteristics can be obtained.

【0059】この場合、上記梁構造体2の厚さ寸法は、
剥離工程を経て単結晶シリコン基板39から剥離された
単結晶シリコン薄膜39aの膜厚、つまり、イオン注入
工程でのイオン注入深さに応じて決まることになる関係
上、その膜厚制御のために、従来構成のようにラッピン
グによる機械研磨を長時間に渡って行う必要がなくなる
ものであり、当該膜厚を高い精度(膜厚ばらつきが数十
nm程度以下の精度)で制御可能になる。この結果、梁
構造体2の厚さ寸法を厳密に制御することができて、セ
ンサ出力特性の安定化や歩留まりの向上などを確実に実
現できるようになる。
In this case, the thickness of the beam structure 2 is
The thickness of the single-crystal silicon thin film 39a separated from the single-crystal silicon substrate 39 through the separation step, that is, the thickness depends on the ion implantation depth in the ion implantation step. This eliminates the need for performing mechanical polishing by lapping over a long period of time as in the conventional configuration, and enables the film thickness to be controlled with high accuracy (accuracy with a film thickness variation of about several tens nm or less). As a result, the thickness dimension of the beam structure 2 can be strictly controlled, and stabilization of sensor output characteristics and improvement in yield can be reliably realized.

【0060】尚、本実施例では、単結晶シリコン薄膜3
9aの剥離面に対して機械研磨を施すようにしている
が、この機械研磨は、剥離面に生ずる数nm〜数十nm
程度の微小段差を平坦化する程度だけ行えば済むもので
あるから、膜厚精度に悪影響を与えることはない。
In this embodiment, the single-crystal silicon thin film 3
Although the mechanical polishing is performed on the peeled surface of 9a, the mechanical polishing is performed on several nm to several tens nm generated on the peeled surface.
Since it is sufficient to perform the process only to the extent that the minute step is flattened, there is no adverse effect on the film thickness accuracy.

【0061】ベース基板1は、梁構造体2及び固定電極
8〜11などを構成する単結晶シリコン基板39と物理
的特性が同一の単結晶シリコン基板31により構成され
ているから、当該ベース基板1と、これに貼り合わされ
る単結晶シリコン基板39との間で発生する熱応力を低
減することができことになる。この結果、その熱応力に
起因した梁構造体2などでの歪み発生を抑制できて、セ
ンサ出力特性の悪化を未然に防止できることになる。
The base substrate 1 is composed of the single crystal silicon substrate 31 having the same physical characteristics as the single crystal silicon substrate 39 constituting the beam structure 2 and the fixed electrodes 8 to 11. Then, the thermal stress generated between the substrate and the single crystal silicon substrate 39 bonded thereto can be reduced. As a result, the occurrence of distortion in the beam structure 2 or the like due to the thermal stress can be suppressed, and deterioration of the sensor output characteristics can be prevented.

【0062】(第2の実施の形態)図6には、本発明の
第2実施例による半導体加速度センサの製造工程例が摸
式的に示されており、以下これについて前記第1実施例
との相違点を中心に説明する。
(Second Embodiment) FIG. 6 schematically shows an example of a manufacturing process of a semiconductor acceleration sensor according to a second embodiment of the present invention. The differences will be mainly described.

【0063】この第2実施例では、単結晶シリコン基板
31に対する第1成膜工程(図1(a)参照)、第2成
膜工程(図1(b)参照)、開口工程(図1(c)参
照)、第3成膜工程(図1(d)参照)を、第1実施例
と同様に行う。
In the second embodiment, the first film forming step (see FIG. 1A), the second film forming step (see FIG. 1B), and the opening step (FIG. c)) and the third film forming step (see FIG. 1D) are performed in the same manner as in the first embodiment.

【0064】図6(a)に示すイオン注入工程では、単
結晶シリコン基板31とは別途に用意した単結晶シリコ
ン基板39の一方の面に、汚染保護膜として機能するシ
リコン酸化膜40を、熱酸化若しくはCVD法などによ
り予め均一な膜厚(例えば、0.1μm程度)となるよ
うに成膜しておき、そのシリコン酸化膜40を通して水
素イオン若しくは希ガスイオンを所定深さ(梁構造体2
の厚さ寸法より浅い深さ位置、例えば数μm程度以下)
まで注入することによりイオン注入層41′を形成す
る。
In the ion implantation step shown in FIG. 6A, a silicon oxide film 40 functioning as a contamination protection film is formed on one surface of a single crystal silicon substrate 39 prepared separately from the single crystal silicon substrate 31 by heat. A film having a uniform thickness (for example, about 0.1 μm) is formed in advance by oxidation or CVD, and hydrogen ions or rare gas ions are passed through the silicon oxide film 40 to a predetermined depth (beam structure 2).
Depth position shallower than the thickness dimension of, for example, about several μm or less)
To form an ion implanted layer 41 '.

【0065】上記イオン注入工程でのドーズ量は、水素
イオンの場合で、第1実施例と同様に、1×1016at
oms/cm以上、好ましくは5×1016atoms/cm
〜1×1017toms/cm に設定されるものであり、
また、イオン注入深さとして数nm程度を想定した場
合、水素イオンの注入エネルギは数百KeV程度に設定
することになる。
The dose in the ion implantation step is 1 × 10 16 at, as in the first embodiment, in the case of hydrogen ions.
oms / cm 2 or more, preferably 5 × 10 16 atoms / cm 2
~ 1 × 10 17 toms / cm 2
In addition, assuming that the ion implantation depth is about several nm, the implantation energy of hydrogen ions is set to about several hundred KeV.

【0066】この後には、図6(b)に示す貼り合わせ
工程を行うものであり、この工程では、第1実施例にお
ける貼り合わせ工程(図2(f)参照)と基本的に同様
の手順を踏むことにより、単結晶シリコン基板39を単
結晶シリコン基板31側のポリシリコン薄膜38に貼り
合わせる。
Thereafter, a bonding step shown in FIG. 6B is performed. In this step, basically the same procedure as in the bonding step in the first embodiment (see FIG. 2F) is performed. Step, the single crystal silicon substrate 39 is bonded to the polysilicon thin film 38 on the single crystal silicon substrate 31 side.

【0067】図6(c)に示す剥離工程では、単結晶シ
リコン基板31及び39の一体物に対して第1実施例と
同様の熱処理を施すことによって、単結晶シリコン基板
39をイオン注入層41′により形成される欠陥層領域
部分で剥離すると共に、前記貼り合わせ面の接合強度の
強化のための熱処理を行うものであり、これにより、単
結晶シリコン基板39上にシリコン酸化膜32を介して
単結晶シリコン薄膜39a′が積層された形態のSOI
構造が形成されることになる。
In the peeling step shown in FIG. 6C, the single crystal silicon substrates 31 and 39 are subjected to the same heat treatment as in the first embodiment so that the single crystal silicon substrates 39 and 39 are ion-implanted. ′, And a heat treatment for strengthening the bonding strength of the bonding surface is performed, whereby the silicon oxide film 32 is formed on the single crystal silicon substrate 39 via the silicon oxide film 32. SOI in the form of laminated single crystal silicon thin film 39a '
A structure will be formed.

【0068】図6(d)に示す成長工程では、単結晶シ
リコン薄膜39a′上の欠陥層を機械研磨若しくはシリ
コン酸化膜成膜後のエッチングにより除去した後に、例
えばシラン系の材料を原料としたCVD法などにより単
結晶シリコン膜をエピタキシャル成長させることによっ
て、梁構造体2の厚さ寸法に対応した膜厚の単結晶シリ
コン層49(本発明でいう単結晶半導体層に相当)を形
成する。
In the growth step shown in FIG. 6D, after the defect layer on the single-crystal silicon thin film 39a 'is removed by mechanical polishing or etching after the formation of a silicon oxide film, for example, a silane-based material is used as a raw material. By epitaxially growing a single-crystal silicon film by a CVD method or the like, a single-crystal silicon layer 49 (corresponding to a single-crystal semiconductor layer in the present invention) having a thickness corresponding to the thickness of the beam structure 2 is formed.

【0069】この後には、前記第1実施例と同様の整形
工程(図2(h)及び図3(i)〜(k)参照)を実行
することにより、半導体加速度センサを完成させる。
Thereafter, the semiconductor accelerometer is completed by executing the same shaping process (see FIGS. 2 (h) and 3 (i) to 3 (k)) as in the first embodiment.

【0070】このように構成した本実施例によれば、成
長工程において、単結晶シリコン層49の膜厚が10μ
m程度となるようなエピタキシャル成長を行った場合、
その膜厚ばらつきを数百nm程度以下に抑制できるもの
である。従って、第1実施例と同様に、梁構造体2の厚
さ寸法を十分に高い精度で制御できるようになって、セ
ンサ出力特性の安定化や歩留まりの向上などを実現可能
となる。
According to the present embodiment thus configured, the single-crystal silicon layer 49 has a thickness of 10 μm in the growth process.
m, when epitaxial growth is performed
The film thickness variation can be suppressed to about several hundred nm or less. Accordingly, similarly to the first embodiment, the thickness dimension of the beam structure 2 can be controlled with sufficiently high accuracy, so that the sensor output characteristics can be stabilized and the yield can be improved.

【0071】特に、本実施例によれば、イオン注入工程
において、単結晶シリコン基板39に対し、比較的浅い
深さ位置までイオン注入を行うだけで良いから、イオン
注入エネルギを大きくする必要がなくなるものであり、
結果的に大型のイオン注入装置が不要となって製造設備
の大規模化を招く恐れがなくなる。
In particular, according to the present embodiment, in the ion implantation step, it is only necessary to perform ion implantation to the single crystal silicon substrate 39 to a relatively shallow depth position, so that it is not necessary to increase the ion implantation energy. Things,
As a result, there is no need for a large-sized ion implantation apparatus, and there is no danger of increasing the scale of the manufacturing equipment.

【0072】(第3の実施の形態)図7には、本発明の
第3実施例による半導体加速度センサの製造工程例が摸
式的に示されており、以下これについて前記第1及び第
2実施例との相違点を中心に説明する。
(Third Embodiment) FIG. 7 schematically shows an example of a manufacturing process of a semiconductor acceleration sensor according to a third embodiment of the present invention. The following description focuses on the differences from the embodiment.

【0073】この第3実施例において、単結晶シリコン
基板31に対する第1成膜工程(図1(a)参照)、第
2成膜工程(図1(b)参照)、開口工程(図1(c)
参照)、第3成膜工程(図1(d)参照)を、前記第1
実施例と同様に行う。また、図7(a)に示すイオン注
入工程では、単結晶シリコン基板31とは別途に用意し
た単結晶シリコン基板39に対するイオン注入を、第2
実施例におけるイオン注入工程(図6(a)参照)と同
様に行う。
In the third embodiment, a first film forming step (see FIG. 1A), a second film forming step (see FIG. 1B), and an opening step (FIG. c)
3) (see FIG. 1 (d)).
This is performed in the same manner as in the embodiment. In the ion implantation step shown in FIG. 7A, the ion implantation for the single crystal silicon substrate 39 prepared separately from the single crystal silicon substrate 31 is performed by the second ion implantation.
This is performed in the same manner as in the ion implantation step (see FIG. 6A) in the embodiment.

【0074】図7(b)に示す成長工程では、単結晶シ
リコン基板39上のシリコン酸化膜40(汚染保護膜)
を、例えばフッ酸水溶液を用いた化学エッチングにより
除去した後に、その単結晶シリコン基板39の表面に単
結晶シリコンをエピタキシャル成長させることによっ
て、梁構造体2の厚さ寸法に対応した膜厚の単結晶シリ
コン層50(本発明でいう単結晶半導体層に相当)を形
成する。
In the growth step shown in FIG. 7B, a silicon oxide film 40 (contamination protection film) on a single crystal silicon substrate 39 is formed.
Is removed by, for example, chemical etching using an aqueous solution of hydrofluoric acid, and then single-crystal silicon is epitaxially grown on the surface of the single-crystal silicon substrate 39 to obtain a single-crystal silicon film having a thickness corresponding to the thickness of the beam structure 2. A silicon layer 50 (corresponding to a single crystal semiconductor layer in the present invention) is formed.

【0075】この場合、単結晶シリコンは、例えば分子
線エピタキシャル法により成長させるものであり、この
ときの成長温度は、例えば400℃程度であり、イオン
注入層41′での剥離が起きる温度よりも低く設定され
ている。
In this case, the single crystal silicon is grown, for example, by the molecular beam epitaxy method, and the growth temperature at this time is, for example, about 400 ° C., which is lower than the temperature at which the separation in the ion implantation layer 41 ′ occurs. It is set low.

【0076】この後には、図7(c)に示す貼り合わせ
工程を行うものであり、この工程では、第1実施例にお
ける貼り合わせ工程(図2(f)参照)と基本的に同様
の手順を踏むことにより、単結晶シリコン基板39を単
結晶シリコン基板31側のポリシリコン薄膜38に貼り
合わせる。
Thereafter, the bonding step shown in FIG. 7C is performed. In this step, the procedure is basically the same as that of the bonding step in the first embodiment (see FIG. 2F). Step, the single crystal silicon substrate 39 is bonded to the polysilicon thin film 38 on the single crystal silicon substrate 31 side.

【0077】この貼り合わせ工程の終了後には、前記第
1実施例と同様の、剥離工程(図2(g)参照)、整形
工程(図2(h)及び図3(i)〜(k)参照)を順次
実行することにより、半導体加速度センサを完成させ
る。
After the bonding step, the peeling step (see FIG. 2 (g)) and the shaping step (FIG. 2 (h) and FIGS. 3 (i)-(k)) are performed in the same manner as in the first embodiment. 2) to complete the semiconductor acceleration sensor.

【0078】このように構成した本実施例によっても、
前記第2実施例と同様の効果を奏するものである。特に
本実施例では、単結晶シリコン基板39に対するイオン
注入工程を実行した後に、その表面を利用した単結晶シ
リコンのエピタキシャル成長によって単結晶シリコン層
50を形成する構成としている関係上、剥離工程後にお
いて、単結晶シリコン層50におけるイオン注入側の表
面を除去できることになるので、イオン注入によるダメ
ージや汚染を受けた部分を除去可能となり、結果的に品
質の優れた単結晶シリコン層50が得られる利点があ
る。
According to the present embodiment configured as described above,
The same effects as in the second embodiment can be obtained. In particular, in the present embodiment, after performing the ion implantation step for the single crystal silicon substrate 39, the single crystal silicon layer 50 is formed by epitaxial growth of single crystal silicon using the surface thereof. Since the surface of the single crystal silicon layer 50 on the ion implantation side can be removed, a portion damaged or contaminated by the ion implantation can be removed, and as a result, the single crystal silicon layer 50 with excellent quality can be obtained. is there.

【0079】(第4の実施の形態)図8及び図9には、
本発明の第4実施例が示されており、以下これについて
前記第1実施例との相違点を中心に説明する。尚、図8
は第4実施例による半導体加速度センサの製造工程例を
摸式的に示すものであり、図9は加速度センサの基本構
造を示した断面図である。
(Fourth Embodiment) FIGS. 8 and 9 show
A fourth embodiment of the present invention is shown, and the following description will focus on differences from the first embodiment. FIG.
9 schematically shows an example of a manufacturing process of the semiconductor acceleration sensor according to the fourth embodiment, and FIG. 9 is a sectional view showing a basic structure of the acceleration sensor.

【0080】この第4実施例では、単結晶シリコン基板
31に対する第1成膜工程(図1(a)参照)、第2成
膜工程(図1(b)参照)、開口工程(図1(c)参
照)を、第1実施例と同様に行うが、第3成膜工程につ
いては、図8(a)に示すように行う。
In the fourth embodiment, the first film forming step (see FIG. 1A), the second film forming step (see FIG. 1B), and the opening step (FIG. c)) is performed in the same manner as in the first embodiment, but the third film forming step is performed as shown in FIG.

【0081】即ち、開口工程の実行により、シリコン酸
化膜35及びシリコン窒化膜34の積層体に対して開口
部36を形成した後には、図8(a)に示す第3成膜工
程において、開口部36に対しポリシリコン薄膜37を
埋め込んだ後に、リン拡散などにより不純物を導入す
る。
That is, after the opening 36 is formed in the stacked body of the silicon oxide film 35 and the silicon nitride film 34 by performing the opening step, the opening is formed in the third film forming step shown in FIG. After the polysilicon thin film 37 is embedded in the portion 36, impurities are introduced by phosphorus diffusion or the like.

【0082】この場合、上記第3成膜工程では、ポリシ
リコン薄膜37の埋め込み段差を平坦化するために、シ
リコン酸化膜34及びポリシリコン薄膜37上に、当該
ポリシリコン薄膜37と同材質の材料であるポリシリコ
ン膜(ノンドープト)を堆積した状態で、シリコン酸化
膜34をストッパとした平坦化研磨を行うことにより、
単結晶シリコン基板39との貼り合わせ面が図8のよう
に平坦な状態となるようにしている。
In this case, in the third film forming step, a material of the same material as that of the polysilicon thin film 37 is formed on the silicon oxide film 34 and the polysilicon thin film 37 in order to flatten an embedded step of the polysilicon thin film 37. By performing flattening polishing using the silicon oxide film 34 as a stopper in a state where the polysilicon film (non-doped) is deposited,
The surface to be bonded to the single crystal silicon substrate 39 is made flat as shown in FIG.

【0083】上記のような第3成膜工程の実行後には、
図8(b)に示す貼り合わせ工程を行う。この貼り合わ
せ工程では、第1実施例と同様のイオン注入工程(図1
(e)参照)を経た単結晶シリコン基板39のシリコン
酸化膜40を、フッ酸水溶液を用いた化学エッチングな
どにより除去した後に、その表面に親水化処理を施すと
共に、単結晶シリコン基板31におけるシリコン酸化膜
34及びポリシリコン薄膜37側の面にも親水化処理を
施し、両者を親水化処理面で密着させて貼り合わせる。
After performing the third film forming step as described above,
The bonding step shown in FIG. 8B is performed. In this bonding step, the same ion implantation step as in the first embodiment (FIG.
After the silicon oxide film 40 of the single-crystal silicon substrate 39 that has passed through (e) is removed by chemical etching using a hydrofluoric acid aqueous solution, the surface thereof is subjected to a hydrophilic treatment, and the silicon on the single-crystal silicon substrate 31 is removed. The surface on the side of the oxide film 34 and the polysilicon thin film 37 is also subjected to a hydrophilic treatment, and both are brought into close contact with each other on the hydrophilic treatment surface and are bonded.

【0084】次いで、図8(c)に示す剥離工程を、第
1実施例における剥離工程(図2(g)参照)と同様に
行うことによって、単結晶シリコン基板39をイオン注
入層41により形成される欠陥層領域部分で剥離すると
共に、剥離された単結晶シリコン薄膜39a上に生じた
欠陥層及び微小段差を除去及び平滑化する機械研磨を必
要に応じて実行し、これにより、単結晶シリコン基板3
9上にシリコン酸化膜32を介して単結晶シリコン薄膜
39aが積層された形態のSOI構造を形成する。
Next, the single crystal silicon substrate 39 is formed by the ion implantation layer 41 by performing the peeling step shown in FIG. 8C in the same manner as the peeling step in the first embodiment (see FIG. 2G). And mechanical polishing for removing and smoothing a defect layer and a minute step generated on the separated single-crystal silicon thin film 39a as necessary, thereby performing single-crystal silicon Substrate 3
An SOI structure having a form in which a single crystal silicon thin film 39a is stacked on a silicon oxide film 32 via a silicon oxide film 32 is formed.

【0085】この後には、前記第1実施例と同様の整形
工程(図2(h)及び図3(i)〜(k)参照)を実行
することにより、図9に示すような断面構造の梁構造体
2′、(一方の梁部を符号4′で示す)、第1の固定電
極(一方側のみを符号8′を付して示す)、第2の固定
電極(一方側のみを符号10′を付して示す)など備え
た半導体加速度センサの基本構造を完成させる。
Thereafter, the same shaping process (see FIG. 2 (h) and FIGS. 3 (i) to 3 (k)) as in the first embodiment is carried out to obtain a sectional structure as shown in FIG. Beam structure 2 '(one beam portion is denoted by reference numeral 4'), first fixed electrode (only one side is denoted by reference numeral 8 '), second fixed electrode (only one side is denoted by reference numeral) 10 ′) is completed.

【0086】このように構成した第4実施例によっても
第1実施例と同様の効果を奏するものであり、特に、本
実施例によれば、梁構造体2′の全体が単結晶シリコン
により形成されることになるから、その梁構造体2′の
物理的性質を、単結晶シリコン及びポリシリコンの二層
構造となる第1実施例の梁構造体2よりさらに安定化さ
せることでき、センサ出力特性の大幅な向上に寄与でき
るようになる。
According to the fourth embodiment constructed as described above, the same effects as those of the first embodiment can be obtained. In particular, according to this embodiment, the entire beam structure 2 'is formed of single crystal silicon. Therefore, the physical properties of the beam structure 2 'can be further stabilized than the beam structure 2 of the first embodiment having a two-layer structure of single crystal silicon and polysilicon, and the sensor output can be improved. This can contribute to a significant improvement in characteristics.

【0087】(第5の実施の形態)図10には、本発明
の第5実施例による半導体加速度センサの製造工程例が
摸式的に示されており、以下これについて前記第1実施
例との相違点を中心に説明する。
(Fifth Embodiment) FIG. 10 schematically shows an example of a manufacturing process of a semiconductor acceleration sensor according to a fifth embodiment of the present invention. The differences will be mainly described.

【0088】この第5実施例では、単結晶シリコン基板
31に対する第1成膜工程(図1(a)参照)、第2成
膜工程(図1(b)参照)、開口工程(図1(c)参
照)、第3成膜工程(図1(d)参照)を、第1実施例
と同様に行う。
In the fifth embodiment, the first film forming step (see FIG. 1A), the second film forming step (see FIG. 1B), and the opening step (FIG. c)) and the third film forming step (see FIG. 1D) are performed in the same manner as in the first embodiment.

【0089】図10(a)に示すイオン注入工程では、
単結晶シリコン基板31とは別途に用意した単結晶シリ
コン基板39の一方の面に、汚染保護膜としてのシリコ
ン酸化膜40を、熱酸化若しくはCVD法などにより予
め均一な膜厚(例えば、0.1μm程度)となるように
成膜すると共に、そのシリコン酸化膜40上に、フォト
リソグラフィを利用したパターニングにより所定形状の
フォトレジスト51(本発明でいうレジスト層に相当)
を形成しておき、この状態から、シリコン酸化膜40を
通して水素イオン若しくは希ガスイオンを所定深さ(梁
構造体2の厚さ寸法に対応した深さ位置)まで注入する
ことによりイオン注入層41″を形成する。
In the ion implantation step shown in FIG.
On one surface of a single-crystal silicon substrate 39 prepared separately from the single-crystal silicon substrate 31, a silicon oxide film 40 as a contamination protection film is previously formed to a uniform film thickness (for example, 0. A photoresist 51 having a predetermined shape is formed on the silicon oxide film 40 by patterning using photolithography (corresponding to a resist layer in the present invention).
From this state, hydrogen ions or rare gas ions are implanted through the silicon oxide film 40 to a predetermined depth (depth position corresponding to the thickness dimension of the beam structure 2) to thereby form the ion implantation layer 41. ″ Is formed.

【0090】この場合、フォトレジスト51が存在する
関係上、イオン注入層41″は、当該フォトレジスト5
1と対応した領域で欠損することになるが、この欠損領
域の形状(つまり、フォトレジスト51の形状)は、単
結晶シリコン基板39において、最終的に梁構造体2、
第1の固定電極8、9、第2の固定電極10、11、電
極取出部12、13、14、15となる部分以外の領域
の形状と一致されるものである。
In this case, due to the existence of the photoresist 51, the ion-implanted layer 41 ″ is
1, the shape of the deficient region (that is, the shape of the photoresist 51) is finally formed on the single crystal silicon substrate 39 by the beam structure 2,
The shapes are the same as the shapes of the regions other than the portions that become the first fixed electrodes 8 and 9, the second fixed electrodes 10 and 11, and the electrode extraction portions 12, 13, 14, and 15.

【0091】この後には、フォトレジスト51を除去し
た状態で、図10(b)に示す貼り合わせ工程を実行す
るものであり、この工程では、第1実施例における貼り
合わせ工程(図2(f)参照)と基本的に同様の手順を
踏むことにより、単結晶シリコン基板39を単結晶シリ
コン基板31側のポリシリコン薄膜38に貼り合わせ
る。
Thereafter, with the photoresist 51 removed, the bonding step shown in FIG. 10B is performed. In this step, the bonding step in the first embodiment (FIG. 2F )), The single crystal silicon substrate 39 is bonded to the polysilicon thin film 38 on the single crystal silicon substrate 31 side by basically following the same procedure.

【0092】図10(c)に示す剥離工程では、単結晶
シリコン基板31及び39の一体物に対して第1実施例
と同様の熱処理を施すことによって、単結晶シリコン基
板39をイオン注入層41″により形成される欠陥層領
域部分で剥離することにより、単結晶シリコン基板31
上にシリコン酸化膜32を介して単結晶シリコン薄膜3
9a″が積層された形態のSOI構造を形成する。但
し、この場合には、単結晶シリコン基板39におけるイ
オン注入層41″の欠損領域に対応した部分について
は、ポリシリコン薄膜38との接合状態が解除されて当
該単結晶シリコン基板39側に残置された状態となるも
のであり、従って、単結晶シリコン薄膜39a″には、
梁構造体2、第1の固定電極8及び9、第2の固定電極
10及び11、電極取出部12、13、14、15を画
定する溝パターン42(図2(h)参照)と同等の溝パ
ターン42′が形成されることになる。尚、上記のよう
な剥離のための熱処理の後には、前記貼り合わせ面の接
合強度の強化のための熱処理を行うと共に、梁構造体2
などを構成するための単結晶シリコン薄膜39aに対し
てリン拡散などにより不純物を導入する処理を行うもの
である。
In the peeling step shown in FIG. 10C, the single crystal silicon substrates 31 and 39 are subjected to the same heat treatment as in the first embodiment, so that the single crystal silicon substrates 39 and 39 are ion-implanted. The single-crystal silicon substrate 31 is peeled off at the defect layer region formed by
A single-crystal silicon thin film 3 is formed on a silicon oxide film 32
9a "is formed in a stacked structure. However, in this case, a portion corresponding to the defect region of the ion implantation layer 41" in the single crystal silicon substrate 39 is bonded to the polysilicon thin film 38. Is released and the state is left on the single-crystal silicon substrate 39 side. Therefore, the single-crystal silicon thin film 39a ″ includes:
The beam structure 2, the first fixed electrodes 8 and 9, the second fixed electrodes 10 and 11, and the groove patterns 42 that define the electrode extraction portions 12, 13, 14, and 15 are equivalent to the groove patterns 42 (see FIG. 2H). A groove pattern 42 'will be formed. After the heat treatment for peeling as described above, a heat treatment for strengthening the bonding strength of the bonding surface is performed, and the beam structure 2 is formed.
This is a process for introducing impurities into the single-crystal silicon thin film 39a for forming the above by phosphorus diffusion or the like.

【0093】この後には、図10(d)に示すように、
上記溝パターン42′に対応した部分のポリシリコン膜
38をドライエッチングなどにより除去する工程を行っ
た後に、整形工程を実行する。
Thereafter, as shown in FIG.
After performing a process of removing the polysilicon film 38 at a portion corresponding to the groove pattern 42 'by dry etching or the like, a shaping process is performed.

【0094】この整形工程では、第1実施例における図
3(i)〜(k)と同様の工程を行うことにより、半導
体加速度センサを完成させる。尚、単結晶シリコン薄膜
39a″上に生じた欠陥層及び微小段差を機械研磨によ
り除去及び平滑化する必要がある場合には、その機械研
磨工程を、図3(i)に示す工程中、つまり同図に示す
シリコン酸化膜43を成膜した状態において行えば良
い。
In this shaping step, the semiconductor acceleration sensor is completed by performing the same steps as those shown in FIGS. 3 (i) to 3 (k) in the first embodiment. When it is necessary to remove and smooth a defect layer and a minute step generated on the single-crystal silicon thin film 39a ″ by mechanical polishing, the mechanical polishing step is performed during the step shown in FIG. This may be performed in a state where the silicon oxide film 43 shown in FIG.

【0095】このような構成とした本実施例によれば、
第1実施例のように、比較的膜厚が大きい単結晶シリコ
ン薄膜39aに対してトレンチエッチングを行う工程、
つまり所要時間が大幅に長引く工程を行う必要がなくな
るという利点がある。
According to the present embodiment having such a configuration,
A step of performing trench etching on the single crystal silicon thin film 39a having a relatively large thickness as in the first embodiment;
In other words, there is an advantage that it is not necessary to perform a step that requires a significantly long time.

【0096】(第6の実施の形態)図11には、本発明
の第6実施例による半導体加速度センサの製造工程例が
摸式的に示されており、以下これについて前記第1実施
例との相違点を中心に説明する。
(Sixth Embodiment) FIG. 11 schematically shows an example of a manufacturing process of a semiconductor acceleration sensor according to a sixth embodiment of the present invention. The differences will be mainly described.

【0097】この第6実施例では、単結晶シリコン基板
31に対する第1成膜工程(図1(a)参照)、第2成
膜工程(図1(b)参照)、開口工程(図1(c)参
照)、第3成膜工程(図1(d)参照)を、第1実施例
と同様に行う。
In the sixth embodiment, a first film forming step (see FIG. 1A), a second film forming step (see FIG. 1B), and an opening step (FIG. c)) and the third film forming step (see FIG. 1D) are performed in the same manner as in the first embodiment.

【0098】上記第3成膜工程の実行後には、図11
(a)に示すように、溝パターン42(図2(h)参
照)となる領域、つまり、最終的に梁構造体2、第1の
固定電極8、9、第2の固定電極10、11、電極取出
部12、13、14、15となる部分以外の領域に対応
した部分のポリシリコン膜38をドライエッチングによ
り除去して凹部38aを形成する工程を行う。
After the execution of the third film forming step, FIG.
As shown in (a), the region that becomes the groove pattern 42 (see FIG. 2 (h)), that is, the beam structure 2, the first fixed electrodes 8, 9 and the second fixed electrodes 10, 11 is finally obtained. Then, a step of forming the concave portion 38a by removing the portion of the polysilicon film 38 corresponding to the region other than the portions serving as the electrode extraction portions 12, 13, 14, 15 by dry etching.

【0099】この後には、図11(b)に示す貼り合わ
せ工程を行うものであり、この工程では、第1実施例に
おけるイオン注入工程(図1(e)参照)を経た単結晶
シリコン基板31を利用して、同第1実施例における貼
り合わせ工程(図2(f)参照)と基本的に同様の手順
を踏むことにより、単結晶シリコン基板39を単結晶シ
リコン基板31側のポリシリコン薄膜38に貼り合わせ
る。
Thereafter, a bonding step shown in FIG. 11B is performed. In this step, the single crystal silicon substrate 31 having undergone the ion implantation step (see FIG. 1E) in the first embodiment is performed. The single-crystal silicon substrate 39 is converted into a polysilicon thin film on the single-crystal silicon substrate 31 side by basically following the same procedure as the bonding step (see FIG. 2F) in the first embodiment. Attach to 38.

【0100】図11(c)に示す剥離工程では、単結晶
シリコン基板31及び39の一体物に対して第1実施例
と同様の熱処理を施すことによって、単結晶シリコン基
板39をイオン注入層41により形成される欠陥層領域
部分で剥離することにより、単結晶シリコン基板31上
にシリコン酸化膜32を介して単結晶シリコン薄膜39
a″が積層された形態のSOI構造を形成する。但し、
この場合には、単結晶シリコン基板39における凹部3
8aに対応した部分については、ポリシリコン薄膜38
側と接合されていないため当該単結晶シリコン基板39
側に残置された状態となるものであり、従って、単結晶
シリコン薄膜39a″には、梁構造体2、第1の固定電
極8及び9、第2の固定電極10及び11、電極取出部
12、13、14、15を画定する溝パターン42′が
形成されることになる。尚、上記のような剥離のための
熱処理の後には、前記貼り合わせ面の接合強度の強化の
ための熱処理を行うと共に、梁構造体2などを構成する
ための単結晶シリコン薄膜39aに対してリン拡散など
により不純物を導入する処理を行うものである。
In the peeling step shown in FIG. 11C, the single crystal silicon substrate 31 and 39 are subjected to the same heat treatment as in the first embodiment, so that the single crystal silicon substrate 39 is ion-implanted. The single-crystal silicon thin film 39 is separated from the single-crystal silicon substrate 31 via the silicon oxide film 32
a ″ is formed to form an SOI structure having a stacked structure.
In this case, the recess 3 in the single crystal silicon substrate 39
8a, the polysilicon thin film 38
Single-crystal silicon substrate 39
Thus, the beam structure 2, the first fixed electrodes 8 and 9, the second fixed electrodes 10 and 11, and the electrode extraction portion 12 are provided on the single-crystal silicon thin film 39a ″. , 13, 14, and 15 are formed, and after the heat treatment for peeling as described above, a heat treatment for strengthening the bonding strength of the bonded surface is performed. At the same time, a process for introducing impurities into the single crystal silicon thin film 39a for forming the beam structure 2 and the like by phosphorus diffusion or the like is performed.

【0101】この後には、第1実施例における整形工程
(図3(i)〜(k))と同様の工程を行うことによ
り、半導体加速度センサを完成させる。尚、単結晶シリ
コン薄膜39a″上に生じた欠陥層及び微小段差を機械
研磨により除去及び平滑化する必要がある場合には、そ
の機械研磨工程を、図3(i)に示す工程中、つまり同
図に示すシリコン酸化膜43を成膜した状態において行
えば良い。
Thereafter, the semiconductor acceleration sensor is completed by performing the same steps as the shaping steps (FIGS. 3I to 3K) in the first embodiment. When it is necessary to remove and smooth a defect layer and a minute step generated on the single-crystal silicon thin film 39a ″ by mechanical polishing, the mechanical polishing step is performed during the step shown in FIG. This may be performed in a state where the silicon oxide film 43 shown in FIG.

【0102】このような構成とした本実施例によって
も、比較的膜厚が大きい単結晶シリコン薄膜39aに対
してトレンチエッチングを行う工程、つまり所要時間が
大幅に長引く工程を行う必要がなくなるという利点があ
る。
According to the present embodiment having such a structure, the step of performing trench etching on the single crystal silicon thin film 39a having a relatively large thickness, that is, the step of significantly increasing the required time is not required. There is.

【0103】(第7の実施の形態)図12には、本発明
の第7実施例による半導体加速度センサの製造工程例が
摸式的に示されており、以下これについて前記第1実施
例との相違点を中心に説明する。
(Seventh Embodiment) FIG. 12 schematically shows an example of a manufacturing process of a semiconductor acceleration sensor according to a seventh embodiment of the present invention. The differences will be mainly described.

【0104】図12(a)及び(b)に示す第1成膜工
程では、ベース基板1のための単結晶シリコン基板31
上に、熱酸化或いはCVD法などにより下層側絶縁体薄
膜16のためのシリコン酸化膜32を成膜し、最終的に
配線パターン19〜22及び下部電極23となる領域を
ドライエッチングにより除去することにより、他の部位
より薄くなった段差部32aを形成する(図12(a)
参照)。次いで、シリコン酸化膜32上に、CVD法な
どにより導電性薄膜17のためのポリシリコン薄膜33
を成膜した後に、シリコン酸化膜32をストッパとした
機械研磨を施すことにより上面を平坦化し、その後にリ
ン拡散などによりポリシリコン膜33に不純物を導入す
る(図12(b)参照)。
In the first film forming step shown in FIGS. 12A and 12B, a single crystal silicon substrate 31 for the base substrate 1 is formed.
A silicon oxide film 32 for the lower insulating thin film 16 is formed thereon by thermal oxidation or a CVD method, and the regions that will eventually become the wiring patterns 19 to 22 and the lower electrode 23 are removed by dry etching. Thereby, a step portion 32a thinner than other portions is formed (FIG. 12A).
reference). Next, a polysilicon thin film 33 for the conductive thin film 17 is formed on the silicon oxide film 32 by a CVD method or the like.
Is formed, the upper surface is flattened by performing mechanical polishing using the silicon oxide film 32 as a stopper, and then an impurity is introduced into the polysilicon film 33 by phosphorus diffusion or the like (see FIG. 12B).

【0105】図12(c)に示す第2成膜工程では、シ
リコン酸化膜32及びポリシリコン酸化膜33上に、C
VD法などにより上層側絶縁体薄膜18のためのシリコ
ン窒化膜34及びシリコン酸化膜35を成膜する。
In the second film forming step shown in FIG. 12C, a C film is formed on the silicon oxide film 32 and the polysilicon oxide film 33.
A silicon nitride film 34 and a silicon oxide film 35 for the upper insulating thin film 18 are formed by a VD method or the like.

【0106】図12(d)に示す開口工程では、シリコ
ン酸化膜35及びシリコン窒化膜34の積層体に対し
て、フォトリソグラフィを経てエッチング処理を施すこ
とにより、アンカー部3a〜3d、8a〜15aの形成
領域に開口部36を形成する。図12(e)に示す第3
成膜工程では、開口部36に対しポリシリコン薄膜37
を埋め込んだ後に、リン拡散などにより不純物を導入
し、さらに、そのポリシリコン薄膜37及びシリコン酸
化膜34上に貼り合わせ用のポリシリコン薄膜38を成
膜し、機械研磨により平坦化する。これにより、ポリシ
リコン薄膜37は、前記導電性薄膜17のためのポリシ
リコン薄膜33に対して開口部36を通じて電気的に接
続された状態となる。
In the opening step shown in FIG. 12D, the stacked body of the silicon oxide film 35 and the silicon nitride film 34 is subjected to an etching process through photolithography, so that the anchor portions 3a to 3d and 8a to 15a The opening 36 is formed in the formation region of. The third shown in FIG.
In the film forming process, the polysilicon thin film 37 is
Then, an impurity is introduced by phosphorus diffusion or the like, and a polysilicon thin film 38 for bonding is formed on the polysilicon thin film 37 and the silicon oxide film 34, and is planarized by mechanical polishing. Thus, the polysilicon thin film 37 is electrically connected to the polysilicon thin film 33 for the conductive thin film 17 through the opening 36.

【0107】この後には、第1実施例と同様のイオン注
入工程(図1(e)参照)、貼り合わせ工程(図2
(f)参照)、剥離工程(図2(g)参照)、整形工程
(図2(h)及び図3(i)〜(k)参照)を実行する
ことにより、半導体加速度センサを完成させる。
Thereafter, the same ion implantation step as in the first embodiment (see FIG. 1E) and the bonding step (FIG. 2)
(F)), a peeling step (see FIG. 2 (g)), and a shaping step (see FIG. 2 (h) and FIGS. 3 (i) to (k)) to complete the semiconductor acceleration sensor.

【0108】(その他の実施の形態)尚、本発明は上記
した実施例に限定されるものではなく、次のような変形
または拡張が可能である。半導体基板や成長工程で形成
される半導体層の半導体材料としては、実施例で述べた
ような単結晶シリコンに限られるものではなく、4族元
素を主体とした半導体材料であれば、例えば、Ge(ゲ
ルマニウム)、SiC(炭化シリコン)、SiGe(シ
リコンゲルマニウム)などより成る多結晶半導体基板や
多結晶膜を成長させた半導体基板、或いはダイヤモンド
などの基板を用いることができる。
(Other Embodiments) The present invention is not limited to the above-described embodiment, but can be modified or expanded as follows. The semiconductor material of the semiconductor substrate and the semiconductor layer formed in the growth step is not limited to single-crystal silicon as described in the embodiment, and any semiconductor material mainly containing a group 4 element, such as Ge A polycrystalline semiconductor substrate made of (germanium), SiC (silicon carbide), SiGe (silicon germanium), or the like, a semiconductor substrate on which a polycrystalline film is grown, or a substrate such as diamond can be used.

【0109】ベース基板1としては、単結晶シリコン基
板31に限らず、他の半導体基板或いは絶縁性を有する
セラミック基板やガラス基板などを用いることもでき
る。この場合、ベース基板そのものが絶縁性を有するも
のであれば、ベース基板上に絶縁体薄膜(実施の形態で
はシリコン酸化膜32)を別途に形成する工程を行う必
要がなくなる。
The base substrate 1 is not limited to the single crystal silicon substrate 31, but may be another semiconductor substrate or a ceramic substrate or a glass substrate having an insulating property. In this case, if the base substrate itself has insulating properties, it is not necessary to perform a step of separately forming an insulating thin film (the silicon oxide film 32 in the embodiment) on the base substrate.

【0110】第2実施例では、剥離工程を経た単結晶シ
リコン基板39(単結晶シリコン薄膜39a′)の表面
にエピタキシャル成長による単結晶シリコン層49を形
成する構成としたが、当該単結晶シリコン基板39の表
面にアモルファス層を形成し、これを熱処理により固相
成長させることによって単結晶シリコン層を形成する構
成としても良い。
In the second embodiment, the single-crystal silicon layer 49 is formed by epitaxial growth on the surface of the single-crystal silicon substrate 39 (single-crystal silicon thin film 39 a ′) after the separation step. A single crystal silicon layer may be formed by forming an amorphous layer on the surface of the substrate and subjecting the amorphous layer to solid phase growth by heat treatment.

【0111】第3実施例では、貼り合わせ工程の実行前
に単結晶シリコン基板39の表面にエピタキシャル成長
による単結晶シリコン層50を形成する構成としたが、
その単結晶シリコン基板39の表面にアモルファス層を
形成した状態にて貼り合わせ工程及び剥離工程を順次実
行し、この後に熱処理を行うことにより、単結晶シリコ
ン基板31側に貼り合された状態のアモルファス層を固
相成長させて単結晶シリコン層を形成する構成としても
良い。
In the third embodiment, the single crystal silicon layer 50 is formed by epitaxial growth on the surface of the single crystal silicon substrate 39 before the execution of the bonding step.
A bonding step and a peeling step are sequentially performed in a state where an amorphous layer is formed on the surface of the single crystal silicon substrate 39, and thereafter, a heat treatment is performed, so that the amorphous state in a state bonded to the single crystal silicon substrate 31 side is obtained. A structure in which a single crystal silicon layer is formed by solid phase growth of a layer may be employed.

【0112】容量型の半導体加速度センサの製造方法に
適用した実施例について説明したが、ヨーレート、振
動、角速度などの物理量を検出するためのセンサなどに
も適用できる。また、梁構造体に可動電極を備えた加速
度センサについて説明したが、梁構造体に歪みゲージ抵
抗を備えて成るピエゾ抵抗型の半導体加速度センサにも
適用することができる。
Although the embodiment applied to the method of manufacturing the capacitive type semiconductor acceleration sensor has been described, the invention can also be applied to a sensor for detecting a physical quantity such as yaw rate, vibration, angular velocity, and the like. Further, the acceleration sensor having the movable electrode in the beam structure has been described. However, the present invention can be applied to a piezoresistive semiconductor acceleration sensor having a strain gauge resistance in the beam structure.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1実施例による製造工程を摸式的に
示す断面図その1
FIG. 1 is a sectional view schematically showing a manufacturing process according to a first embodiment of the present invention;

【図2】同製造工程を摸式的に示す断面図その2FIG. 2 is a sectional view schematically showing the same manufacturing process.

【図3】同製造工程を摸式的に示す断面図その3FIG. 3 is a cross-sectional view schematically showing the same manufacturing process.

【図4】半導体加速度センサの要部の平面図FIG. 4 is a plan view of a main part of the semiconductor acceleration sensor.

【図5】図4中のV−V線に沿った断面図FIG. 5 is a sectional view taken along the line VV in FIG. 4;

【図6】本発明の第2実施例による製造工程を摸式的に
示す断面図
FIG. 6 is a sectional view schematically showing a manufacturing process according to a second embodiment of the present invention.

【図7】本発明の第3実施例による製造工程を摸式的に
示す断面図
FIG. 7 is a sectional view schematically showing a manufacturing process according to a third embodiment of the present invention.

【図8】本発明の第4実施例による製造工程を摸式的に
示す断面図
FIG. 8 is a sectional view schematically showing a manufacturing process according to a fourth embodiment of the present invention.

【図9】半導体加速度センサの基本構造を示す断面図FIG. 9 is a sectional view showing a basic structure of a semiconductor acceleration sensor.

【図10】本発明の第5実施例による製造工程を摸式的
に示す断面図
FIG. 10 is a sectional view schematically showing a manufacturing process according to a fifth embodiment of the present invention.

【図11】本発明の第6実施例による製造工程を摸式的
に示す断面図
FIG. 11 is a sectional view schematically showing a manufacturing process according to a sixth embodiment of the present invention.

【図12】本発明の第7実施例による製造工程を摸式的
に示す断面図
FIG. 12 is a sectional view schematically showing a manufacturing process according to a seventh embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1はベース基板、2、2′は梁構造体、3a〜3dはア
ンカー部、7a、7bは可動電極、8、8′、9は第1
の固定電極、8a、9aはアンカー部、10、10′、
11は第1の固定電極、10a、11aはアンカー部、
16は下層側絶縁体薄膜、17は導電性薄膜、18は上
層側絶縁体薄膜、19〜22は配線パターン、31は単
結晶シリコン基板(ベース基板)、32はシリコン酸化
膜(絶縁体薄膜)、32aは段差部、33はポリシリコ
ン薄膜(第1の導電層用薄膜)、34はシリコン窒化膜
(エッチングストッパ膜)、35はシリコン酸化膜(犠
牲層用薄膜)、36は開口部、37はポリシリコン薄膜
(第2の導電層用薄膜)、38aは凹部、39は単結晶
シリコン基板(半導体基板)、39a、39a′、39
a″は単結晶シリコン薄膜、41、41′、41″はイ
オン注入層、42は溝パターン、49、50は単結晶シ
リコン層(半導体層)、51はフォトレジスト(レジス
ト層)を示す。
1 is a base substrate, 2 and 2 'are beam structures, 3a to 3d are anchor portions, 7a and 7b are movable electrodes, 8, 8' and 9 are first electrodes.
Fixed electrodes, 8a, 9a are anchor portions, 10, 10 ',
11 is a first fixed electrode, 10a and 11a are anchor portions,
16 is a lower insulating thin film, 17 is a conductive thin film, 18 is an upper insulating thin film, 19 to 22 are wiring patterns, 31 is a single crystal silicon substrate (base substrate), 32 is a silicon oxide film (insulating thin film). , 32a are steps, 33 is a polysilicon thin film (thin film for the first conductive layer), 34 is a silicon nitride film (etching stopper film), 35 is a silicon oxide film (thin film for a sacrificial layer), 36 is an opening, 37 Is a polysilicon thin film (thin film for the second conductive layer), 38a is a concave portion, 39 is a single crystal silicon substrate (semiconductor substrate), 39a, 39a ', 39
a ″ is a single crystal silicon thin film, 41, 41 ′ and 41 ″ are ion implantation layers, 42 is a groove pattern, 49 and 50 are single crystal silicon layers (semiconductor layers), and 51 is a photoresist (resist layer).

Claims (22)

【特許請求の範囲】[Claims] 【請求項1】 ベース基板(1、31)と、 このベース基板(1、31)上に当該ベース基板と電気
的に絶縁された状態のアンカー部(3a、3b、3c、
3d)を介して支持され、力学量の作用に応じて変位す
る半導体材料製の梁構造体(2、2′)とを備え、 力学量が作用した状態での前記梁構造体(2、2′)の
変位をセンサ出力として取り出すようにした半導体力学
量センサの製造方法において、 前記ベース基板(1、31)上に、前記アンカー部(3
a、3b、3c、3d)及びこのアンカー部の周囲に位
置した犠牲層用薄膜(35)を含む層を成膜する成膜工
程、 前記ベース基板(1、31)とは別途に用意した半導体
基板(39)に対し、所定深さまでイオン注入を行って
イオン注入層(41、41′、41″)を形成するイオ
ン注入工程、 このイオン注入工程を経た半導体基板(39)のイオン
注入側の面と前記成膜工程を経た前記ベース基板(1、
31)側の成膜側の面とを貼り合わせる貼り合わせ工
程、 熱処理を施すことにより前記半導体基板(39)を前記
イオン注入層(41、41′、41″)により形成され
る欠陥層領域部分で剥離する剥離工程、 前記ベース基板(1、31)側に貼り合わされた状態の
半導体基板(39)を所定形状に加工すると共に、前記
犠牲層用薄膜(35)をウエットエッチングにより除去
することによって前記アンカー部(3a、3b、3c、
3d)により支持された状態の梁構造体(2、2′)を
形成する整形工程、を実行することを特徴とする半導体
力学量センサの製造方法。
1. A base substrate (1, 31), and anchor portions (3a, 3b, 3c, 3b, 3c, 3d) on the base substrate (1, 31) in a state electrically insulated from the base substrate.
3d), and a beam structure (2, 2 ′) made of a semiconductor material that is displaced in response to the action of the mechanical quantity. '), Wherein the displacement of the semiconductor dynamic quantity sensor is taken out as a sensor output, wherein the anchor portion (3) is provided on the base substrate (1, 31).
a, 3b, 3c, 3d) and a film forming step of forming a layer including the sacrificial layer thin film (35) located around the anchor portion; a semiconductor prepared separately from the base substrate (1, 31) An ion implantation step of performing ion implantation to the substrate (39) to a predetermined depth to form an ion implantation layer (41, 41 ′, 41 ″); and an ion implantation side of the semiconductor substrate (39) having undergone the ion implantation step. Surface and the base substrate (1,
31) a bonding step of bonding the film-forming side to the film-forming side; and performing heat treatment to form the semiconductor substrate (39) in the defect layer region formed by the ion-implanted layers (41, 41 ′, 41 ″). The semiconductor substrate (39) bonded to the base substrate (1, 31) side is processed into a predetermined shape, and the sacrificial layer thin film (35) is removed by wet etching. The anchor portions (3a, 3b, 3c,
3d) forming a beam structure (2, 2 ') supported by 3d).
【請求項2】 前記イオン注入工程では、前記半導体基
板(39)に対し、前記梁構造体(2、2′)の厚さ寸
法に対応した深さ位置までイオン注入を行うことにより
イオン注入層(41)を形成することを特徴とする請求
項1記載の半導体力学量センサの製造方法。
2. In the ion implantation step, an ion implantation is performed on the semiconductor substrate (39) to a depth position corresponding to a thickness dimension of the beam structure (2, 2 ′). The method according to claim 1, wherein (41) is formed.
【請求項3】 前記イオン注入工程では、前記半導体基
板(39)に対し、前記梁構造体(2、2′)の厚さ寸
法より浅い深さ位置までイオン注入を行うことによりイ
オン注入層(41′)を形成するように構成され、 前記剥離工程の実行後において、前記ベース基板(1、
31)側に貼り合わされた状態の前記半導体基板(3
9)の剥離部分の表面に、半導体を成長させることによ
って前記梁構造体(2、2′)の厚さ寸法に対応した膜
厚の半導体層(49)を形成する成長工程を実行し、 この後に前記整形工程を実行することを特徴とする請求
項1記載の半導体力学量センサの製造方法。
3. In the ion implantation step, the semiconductor substrate (39) is ion-implanted to a depth position shallower than a thickness dimension of the beam structure (2, 2 ′) to thereby form an ion implantation layer ( 41 ′), and after the peeling step is performed, the base substrate (1,
31) The semiconductor substrate (3) bonded to the side
A growth step of forming a semiconductor layer (49) having a thickness corresponding to the thickness dimension of the beam structure (2, 2 ') by growing a semiconductor on the surface of the peeled portion of 9); 2. The method according to claim 1, wherein the shaping step is performed later.
【請求項4】 前記イオン注入工程では、前記半導体基
板(39)に対し、前記梁構造体(2、2′)の厚さ寸
法より浅い深さ位置までイオン注入を行うことによりイ
オン注入層(41′)を形成するように構成され、 前記貼り合わせ工程の実行前において、前記半導体基板
(39)のイオン注入側の面に、半導体を前記イオン注
入層(41′)での剥離が起きる温度より低い温度にて
成長させることによって前記梁構造体(2、2′)の厚
さ寸法に対応した膜厚の半導体層(50)を形成する成
長工程を実行し、 この後に前記貼り合わせ工程、剥離工程及び整形工程を
実行することを特徴とする請求項1記載の半導体力学量
センサの製造方法。
4. In the ion implantation step, ion implantation is performed on the semiconductor substrate (39) to a depth position shallower than a thickness dimension of the beam structure (2, 2 ′), thereby forming an ion implantation layer ( 41 ′), and before the bonding step is performed, the semiconductor substrate (39) has a temperature on the ion-implanted side of the semiconductor substrate (39) at a temperature at which delamination of the semiconductor in the ion-implanted layer (41 ′) occurs. Performing a growth step of forming a semiconductor layer (50) having a thickness corresponding to the thickness dimension of the beam structure (2, 2 ') by growing at a lower temperature; 2. The method according to claim 1, wherein a peeling step and a shaping step are performed.
【請求項5】 前記成長工程では、エピタキシャル成長
により半導体層(49、50)を形成するように構成さ
れていることを特徴とする請求項3または4記載の半導
体力学量センサの製造方法。
5. The method according to claim 3, wherein in the growing step, the semiconductor layers (49, 50) are formed by epitaxial growth.
【請求項6】 前記ベース基板(1、31)の材料とし
て半導体材料を使用し、前記成膜工程では、上記ベース
基板(1、31)上に絶縁体薄膜(32)を形成した後
に、その絶縁体薄膜(32)上に前記犠牲層用薄膜(3
5)を含む層を形成することを特徴とする請求項1ない
し5の何れかに記載の半導体力学量センサの製造方法。
6. A semiconductor material is used as a material of said base substrate (1, 31). In said film forming step, after forming an insulating thin film (32) on said base substrate (1, 31), The sacrificial layer thin film (3) is formed on the insulator thin film (32).
The method for manufacturing a semiconductor physical quantity sensor according to any one of claims 1 to 5, wherein a layer containing (5) is formed.
【請求項7】 ベース基板(1、31)と、 このベース基板(1、31)上に当該ベース基板と電気
的に絶縁された状態のアンカー部(3a、3b、3c、
3d)を介して支持され、可動電極(7a、7b)を一
体に有する半導体材料製の梁構造体(2、2′)と、 ベース基板(1、31)上に当該ベース基板と電気的に
絶縁された状態で形成され、前記可動電極(7a、7
b)と所定距離を存して対向配置された半導体材料製の
固定電極(8、8′、9、10、10′、11)とを備
え、 力学量が作用した状態での前記梁構造体(2、2′)の
変位に伴う前記可動電極(7a、7b)及び固定電極
(8、8′、9、10、10′、11)間の静電容量の
変化をセンサ出力として取り出すようにした容量型の半
導体力学量センサの製造方法において、 前記ベース基板(1、31)上に、配線パターン(1
9、20、21、22)を形成するための第1の導電層
用薄膜(33)を、当該ベース基板(1、31)と電気
的に絶縁した状態で成膜する第1成膜工程、 前記第1の導電層用薄膜(33)上に犠牲層用薄膜(3
5)を形成する第2成膜工程、 前記犠牲層用薄膜(35)における前記アンカー部(3
a、3b、3c、3d)及び固定電極(8、8′、9、
10、10′、11)の各形成領域に前記第1の導電層
用薄膜(33)に臨む複数の開口部(36)を形成する
開口工程、 前記開口部(36)を含む前記犠牲層用薄膜(35)上
の所定領域に、前記第1の導電層用薄膜(33)に対し
当該開口部(36)を通じて電気的に接続された状態の
第2の導電性薄膜(37)を形成する第3成膜工程、 前記ベース基板(1、31)とは別途に用意した半導体
基板(39)に対し、所定深さまでイオン注入を行って
イオン注入層(41、41′、41″)を形成するイオ
ン注入工程、 このイオン注入工程を経た半導体基板(39)のイオン
注入側の面と前記第3成膜工程を経た前記ベース基板
(1、31)における第2の導電性薄膜(37)側の面
とを貼り合わせる貼り合わせ工程、 熱処理を施すことにより前記半導体基板(39)を前記
イオン注入層(41、41′、41″)により形成され
る欠陥層領域部分で剥離する剥離工程、 前記ベース基板(1、31)側に貼り合わされた状態の
半導体基板(39)に対して、前記梁構造体(2、
2′)並びに固定電極(8、8′、9、10、10′、
11)を画定する溝パターン(42)を形成するなどの
加工を施すと共に、前記犠牲層用薄膜(35)をウエッ
トエッチングにより除去することによって前記アンカー
部(3a、3b、3c、3d)により支持された状態の
梁構造体(2、2′)並びに前記固定電極(8、8′、
9、10、10′、11)を形成する整形工程、を実行
することを特徴とする半導体力学量センサの製造方法。
7. A base substrate (1, 31), and anchor portions (3a, 3b, 3c, 3b, 3c, 3b) on the base substrate (1, 31) in a state of being electrically insulated from the base substrate.
3d), a beam structure (2, 2 ') made of a semiconductor material and integrally having movable electrodes (7a, 7b), and electrically connected to the base substrate (1, 31) on the base substrate (1, 31). The movable electrodes (7a, 7a) are formed in an insulated state.
b) and fixed electrodes (8, 8 ', 9, 10, 10', 11) made of a semiconductor material opposed to each other with a predetermined distance therebetween, and the beam structure in a state where a mechanical quantity acts thereon A change in capacitance between the movable electrode (7a, 7b) and the fixed electrode (8, 8 ', 9, 10, 10', 11) accompanying the displacement of (2, 2 ') is taken out as a sensor output. In the method for manufacturing a capacitive semiconductor dynamic quantity sensor, a wiring pattern (1) is formed on the base substrate (1, 31).
A first film forming step of forming a first conductive layer thin film (33) for forming (9, 20, 21, 22) in a state of being electrically insulated from the base substrate (1, 31); The thin film for a sacrificial layer (3) is formed on the first thin film for a conductive layer (33).
5) a second film forming step, wherein the anchor portion (3) in the sacrificial layer thin film (35) is formed.
a, 3b, 3c, 3d) and fixed electrodes (8, 8 ', 9,
An opening step of forming a plurality of openings (36) facing the first conductive layer thin film (33) in respective formation regions of (10, 10 ', 11), for the sacrificial layer including the openings (36); A second conductive thin film (37) electrically connected to the first conductive layer thin film (33) through the opening (36) is formed in a predetermined region on the thin film (35). A third film forming step, in which a semiconductor substrate (39) prepared separately from the base substrate (1, 31) is ion-implanted to a predetermined depth to form ion-implanted layers (41, 41 ', 41 "). An ion implantation step to be performed; an ion implantation side surface of the semiconductor substrate (39) having undergone the ion implantation step; and a second conductive thin film (37) side of the base substrate (1, 31) having undergone the third film formation step. Bonding process, heat treatment And a peeling step of peeling the semiconductor substrate (39) at a defect layer region formed by the ion-implanted layers (41, 41 ', 41 "), in a state of being bonded to the base substrate (1, 31) side. To the semiconductor substrate (39), the beam structure (2,
2 ') and fixed electrodes (8, 8', 9, 10, 10 ',
Processing such as forming a groove pattern (42) defining 11) is performed, and the sacrificial layer thin film (35) is removed by wet etching to be supported by the anchor portions (3a, 3b, 3c, 3d). Beam structure (2, 2 ') and the fixed electrodes (8, 8',
9. A method of manufacturing a semiconductor physical quantity sensor, comprising performing a shaping step of forming 9, 10, 10 ', and 11).
【請求項8】 前記第3成膜工程では、前記犠牲層用薄
膜(35)における前記開口部(36)に対応した領域
のみに前記第1の導電層用薄膜(33)と電気的に接続
された状態の第2の導電性薄膜(37)を形成すること
を特徴とする請求項7記載の半導体力学量センサの製造
方法。
8. In the third film forming step, only the region corresponding to the opening (36) in the thin film for sacrificial layer (35) is electrically connected to the first thin film for conductive layer (33). The method according to claim 7, wherein the second conductive thin film (37) is formed in a separated state.
【請求項9】 前記第3成膜工程では、前記開口工程に
より形成された開口部(36)に対し前記第2の導電層
用薄膜(37)を埋め込んだ後に、当該第2の導電層用
薄膜(37)と同材質の材料を堆積し、この状態で第1
の導電層用薄膜(37)の埋め込み段差を平坦化するた
めの平坦化研磨を行うことを特徴とする請求項8記載の
半導体力学量センサの製造方法。
9. In the third film forming step, after the second conductive layer thin film (37) is embedded in the opening (36) formed in the opening step, the second conductive layer thin film is formed. The same material as the thin film (37) is deposited, and in this state, the first material is deposited.
9. The method for manufacturing a semiconductor dynamic quantity sensor according to claim 8, wherein a flattening polishing for flattening a step of burying the thin film for a conductive layer (37) is performed.
【請求項10】 前記第2成膜工程の実行前に、前記第
1の導電層用薄膜(33)及び犠牲層用薄膜(35)と
の間に介在された状態となるエッチングストッパ膜(3
4)を形成する工程を実行することを特徴とする請求項
7ないし9の何れかに記載の半導体力学量センサの製造
方法。
10. An etching stopper film (3) interposed between the first conductive layer thin film (33) and the sacrificial layer thin film (35) before performing the second film forming step.
The method of manufacturing a semiconductor dynamic quantity sensor according to any one of claims 7 to 9, wherein the step (4) is performed.
【請求項11】 前記イオン注入工程では、前記半導体
基板(39)に対し、前記梁構造体(2、2′)の厚さ
寸法に対応した深さ位置までイオン注入を行うことによ
りイオン注入層(41)を形成することを特徴とする請
求項7ないし10の何れかに記載の半導体力学量センサ
の製造方法。
11. In the ion implantation step, the semiconductor substrate (39) is ion-implanted to a depth corresponding to a thickness dimension of the beam structure (2, 2 ′). The method according to any one of claims 7 to 10, wherein (41) is formed.
【請求項12】 前記イオン注入工程では、前記半導体
基板(39)に対し、前記梁構造体(2、2′)の厚さ
寸法より浅い深さ位置までイオン注入を行うことにより
イオン注入層(41′)を形成するように構成され、 前記剥離工程の実行後において、前記ベース基板(1、
31)側に貼り合わされた状態の前記半導体基板(3
9)の剥離部分の表面に、半導体を成長させることによ
って前記梁構造体(2、2′)の厚さ寸法に対応した膜
厚の半導体層(49)を形成する成長工程を実行し、 この後に前記整形工程を実行することを特徴とする請求
項7ないし10の何れかに記載の半導体力学量センサの
製造方法。
12. In the ion implantation step, the semiconductor substrate (39) is ion-implanted to a depth position shallower than a thickness dimension of the beam structure (2, 2 ′) to thereby form an ion implantation layer ( 41 ′), and after the peeling step is performed, the base substrate (1,
31) The semiconductor substrate (3) bonded to the side
A growth step of forming a semiconductor layer (49) having a thickness corresponding to the thickness dimension of the beam structure (2, 2 ') by growing a semiconductor on the surface of the peeled portion of 9); The method according to any one of claims 7 to 10, wherein the shaping step is performed later.
【請求項13】 前記イオン注入工程では、前記半導体
基板(39)に対し、前記梁構造体(2、2′)の厚さ
寸法より浅い深さ位置までイオン注入を行うことにより
イオン注入層(41′)を形成するように構成され、 前記貼り合わせ工程の実行前において、前記半導体基板
(39)のイオン注入側の面に、半導体を前記イオン注
入層(41′)での剥離が起きる温度より低い温度にて
成長させることによって前記梁構造体(2、2′)の厚
さ寸法に対応した膜厚の半導体層(50)を形成する成
長工程を実行し、 この後に前記貼り合わせ工程、剥離工程及び整形工程を
実行することを特徴とする請求項7ないし10の何れか
に記載の半導体力学量センサの製造方法。
13. In the ion implantation step, the semiconductor substrate (39) is ion-implanted to a depth position shallower than a thickness dimension of the beam structure (2, 2 ′), thereby forming an ion-implanted layer (39). 41 ′), and before the bonding step is performed, the semiconductor substrate (39) has a temperature on the ion-implanted side of the semiconductor substrate (39) at a temperature at which separation of the semiconductor in the ion-implanted layer (41 ′) occurs. Performing a growth step of forming a semiconductor layer (50) having a thickness corresponding to the thickness dimension of the beam structure (2, 2 ') by growing at a lower temperature; The method for manufacturing a semiconductor physical quantity sensor according to claim 7, wherein a peeling step and a shaping step are performed.
【請求項14】 前記成長工程では、エピタキシャル成
長により半導体層(49、50)を形成するように構成
されていることを特徴とする請求項12または13記載
の半導体力学量センサの製造方法。
14. The method according to claim 12, wherein in the growing step, the semiconductor layers (49, 50) are formed by epitaxial growth.
【請求項15】 前記イオン注入工程では、前記半導体
基板(39)のイオン注入側の面に対し、最終的に梁構
造体(2、2′)及び固定電極(8、8′、9、10、
10′、11)となる部分以外の領域と一致した形状の
レジスト層(51)を形成しておき、この状態から前記
梁構造体(2、2′)の厚さ寸法に対応した深さ位置ま
でイオン注入を行うことによりイオン注入層(41″)
を形成することを特徴とする請求項7ないし10の何れ
かに記載の半導体力学量センサの製造方法。
15. In the ion implantation step, finally, a beam structure (2, 2 ′) and fixed electrodes (8, 8 ′, 9, 10) are formed on a surface of the semiconductor substrate (39) on an ion implantation side. ,
A resist layer (51) having a shape corresponding to a region other than the portions to be 10 ', 11) is formed, and from this state, a depth position corresponding to the thickness dimension of the beam structure (2, 2') is formed. Ion implantation layer (41 ″) by performing ion implantation up to
The method for manufacturing a semiconductor dynamic quantity sensor according to claim 7, wherein:
【請求項16】 前記第3成膜工程では、前記開口部
(36)を含む前記犠牲層用薄膜(35)上の所定領域
に、前記第1の導電層用薄膜(33)に対し当該開口部
(36)を通じて電気的に接続された状態の第2の導電
性薄膜(37)及びこれを覆う貼り合わせ用薄膜(3
8)を形成するように構成され、 上記第3成膜工程の実行後に、最終的に梁構造体(2、
2′)及び固定電極(8、8′、9、10、10′、1
1)となる部分以外の領域に対応した部分の貼り合わせ
用薄膜(38)を除去して凹部(38a)を形成する工
程を行った後に、前記貼り合わせ工程を行うことを特徴
とする請求項7ないし15の何れかに記載の半導体力学
量センサの製造方法。
16. In the third film forming step, an opening is formed in a predetermined region on the sacrificial layer thin film (35) including the opening (36) with respect to the first conductive layer thin film (33). The second conductive thin film (37) electrically connected through the portion (36) and the bonding thin film (3) covering the second conductive thin film (37).
8), and after the execution of the third film forming step, finally, the beam structure (2, 2) is formed.
2 ') and fixed electrodes (8, 8', 9, 10, 10 ', 1).
The method according to claim 1, wherein the bonding step is performed after performing a step of forming a concave portion (38a) by removing the bonding thin film (38) in a part corresponding to a region other than the part to be 1). A method for manufacturing a semiconductor dynamic quantity sensor according to any one of 7 to 15.
【請求項17】 前記第1成膜工程では、ベース基板
(1、31)上に、絶縁体薄膜(32)を成膜すると共
に、前記配線パターン(19、20、21、22)のた
めの領域を除去することにより他の部位より薄くなった
段差部(32a)を形成し、この段差部(32a)上に
第1の導電層用薄膜(33)を成膜するように構成され
ていることを特徴とする請求項7ないし16の何れかに
記載の半導体力学量センサの製造方法。
17. In the first film forming step, an insulating thin film (32) is formed on a base substrate (1, 31), and an insulating thin film (32) for the wiring patterns (19, 20, 21, 22) is formed. By removing the region, a step portion (32a) thinner than other portions is formed, and the first conductive layer thin film (33) is formed on the step portion (32a). 17. The method of manufacturing a semiconductor physical quantity sensor according to claim 7, wherein:
【請求項18】 前記整形工程の実行前または実行後
に、少なくとも前記可動電極(7a、7b)及び固定電
極(8、8′、9、10、10′、11)を構成する半
導体部分に不純物を導入することを特徴とする請求項7
ないし17の何れかに記載の半導体力学量センサの製造
方法。
18. Before or after execution of the shaping step, impurities are added to at least a semiconductor portion constituting the movable electrodes (7a, 7b) and the fixed electrodes (8, 8 ', 9, 10, 10', 11). 8. The method of claim 7, wherein
18. The method for manufacturing a semiconductor dynamic quantity sensor according to any one of claims 17 to 17.
【請求項19】 前記ベース基板(1、31)の材料と
して半導体材料を使用し、前記第1成膜工程では、上記
ベース基板(1、31)上に絶縁体薄膜(32)を形成
した後に、その絶縁体薄膜(32)上に前記第1の導電
層用薄膜(33)を形成することを特徴とする請求項7
ないし18の何れかに記載の半導体力学量センサの製造
方法。
19. A semiconductor material is used as a material of the base substrate (1, 31), and in the first film forming step, after forming an insulator thin film (32) on the base substrate (1, 31). The thin film for a first conductive layer (33) is formed on the insulating thin film (32).
19. The method for manufacturing a semiconductor physical quantity sensor according to any one of claims 18 to 18.
【請求項20】 前記第1及び第2の導電性薄膜は、多
結晶シリコンに不純物を導入して形成されることを特徴
とする請求項7ないし19の何れかに記載の半導体力学
量センサの製造方法。
20. The semiconductor dynamic quantity sensor according to claim 7, wherein said first and second conductive thin films are formed by introducing impurities into polycrystalline silicon. Production method.
【請求項21】 前記半導体基板(39)は単結晶半導
体基板であることを特徴とする請求項1ないし20の何
れかに記載の半導体力学量センサの製造方法。
21. The method according to claim 1, wherein the semiconductor substrate is a single-crystal semiconductor substrate.
【請求項22】 前記半導体層(49、50)は単結晶
半導体層であることを特徴とする請求項3ないし5及び
12ないし14の何れかに記載の半導体力学量センサの
製造方法。
22. The method according to claim 3, wherein the semiconductor layer is a single-crystal semiconductor layer.
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