JPH11308875A - Piezoelectric body driven device - Google Patents
Piezoelectric body driven deviceInfo
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- JPH11308875A JPH11308875A JP10109552A JP10955298A JPH11308875A JP H11308875 A JPH11308875 A JP H11308875A JP 10109552 A JP10109552 A JP 10109552A JP 10955298 A JP10955298 A JP 10955298A JP H11308875 A JPH11308875 A JP H11308875A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶パネルのバッ
クライト照明用の放電灯点灯装置、複写機、ページプリ
ンタ、集塵機、オゾン発生器等の高圧電源、ＤＣ−ＤＣ
コンバータなどの電源装置に使用される圧電トランス、
及び安全装置の制御弁などを動かす圧電アクチュエータ
（交流信号で動作するもの）、カメラのレンズ等を動か
す圧電モータ等の圧電体を励振する圧電体駆動装置に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a discharge lamp lighting device for backlighting a liquid crystal panel, a high-voltage power supply such as a copying machine, a page printer, a dust collector, an ozone generator, etc.
Piezoelectric transformers used in power supplies such as converters,
Also, the present invention relates to a piezoelectric actuator (operating with an AC signal) for moving a control valve of a safety device, and a piezoelectric body driving device for exciting a piezoelectric body such as a piezoelectric motor for moving a lens of a camera.
【０００２】[0002]
【従来の技術】従来、圧電トランス、圧電アクチュエー
タ、圧電モータ等の圧電体は、入力静電容量が大きく入
力インピーダンスが低いため、これらを励振するために
は出力インピーダンスの低い駆動回路が必要である。2. Description of the Related Art Conventionally, piezoelectric bodies such as piezoelectric transformers, piezoelectric actuators, and piezoelectric motors have a large input capacitance and a low input impedance. Therefore, a driving circuit having a low output impedance is required to excite them. .
【０００３】この様な駆動回路の従来例としては、図２
に示すように、コンプリメンタリのパワーＭＯＳ型電界
効果トランジスタ（以下、ＦＥＴと称する）Ｑ１，Ｑ２
のドレイン同士を接続し、ＰチャネルＦＥＴ（Ｑ１）の
ソースを電源（ＰＳ）に接続すると共にＮチャネルＦＥ
Ｔ（Ｑ２）のソースを接地してなるプッシュプル接続の
駆動信号出力回路２１と、コンプリメンタリのＦＥＴ
（Ｑ１，Ｑ２）を交互にオン・オフするトグル回路２
２、ＦＥＴ（Ｑ１，Ｑ２）の貫通電流を防止する同時オ
ン防止回路２３Ａ，２３Ｂ、及び２系統のバッファ回路
２４Ａ，２４Ｂを基本回路として構成されている。As a conventional example of such a driving circuit, FIG.
As shown in FIG. 1, complementary power MOS type field effect transistors (hereinafter referred to as FETs) Q1, Q2
Are connected to each other, the source of the P-channel FET (Q1) is connected to the power supply (PS), and the N-channel FE is connected.
A drive signal output circuit 21 of a push-pull connection in which the source of T (Q2) is grounded, and a complementary FET
Toggle circuit 2 for alternately turning on / off (Q1, Q2)
2. The basic circuit includes a simultaneous ON prevention circuit 23A, 23B for preventing a through current of the FET (Q1, Q2) and two buffer circuits 24A, 24B.
【０００４】さらに、圧電体（ＰＺ１）の通電電流を検
出する検出抵抗器Ｒｓ、発振周波数制御回路２５、電圧
制御発振回路（以下、ＶＣＯと称する）２６を設け、検
出抵抗器Ｒｓの端子間電圧に基づいてＶＣＯ２６の発振
周波数を制御し、ＶＣＯ２６の出力信号によってトグル
回路２２の動作制御を行っている。Further, a detection resistor Rs for detecting a current flowing through the piezoelectric body (PZ1), an oscillation frequency control circuit 25, and a voltage control oscillation circuit (hereinafter referred to as VCO) 26 are provided, and a voltage between terminals of the detection resistor Rs is provided. , The oscillation frequency of the VCO 26 is controlled, and the operation of the toggle circuit 22 is controlled by the output signal of the VCO 26.
【０００５】また、図３に示すように、例えばトグル回
路２２はフリップフロップ２２ａからなり、同時オン防
止回路２３Ａは２入力ＮＡＮＤゲート２３ａ、２つのゲ
ート入力間に設けられた抵抗器２３ｂ及び一方のゲート
入力と接地間に設けられたコンデンサ２３ｃとから構成
され、同時オン防止回路２３Ｂは２入力ＡＮＤゲート２
３ｄ、２つのゲート入力間に設けられた抵抗器２３ｂ及
び一方のゲート入力と接地間に設けられたコンデンサ２
３ｃとから構成されている緩衝増幅回路２４Ａ，２４Ｂ
のそれぞれはプッシュプル接続されたＰＮＰ型トランジ
スタ２４ａ及びＮＰＮ型トランジスタ２４ｂとから構成
される。As shown in FIG. 3, for example, the toggle circuit 22 includes a flip-flop 22a, and the simultaneous ON prevention circuit 23A includes a two-input NAND gate 23a, a resistor 23b provided between two gate inputs, and one of the two inputs. The simultaneous ON prevention circuit 23B comprises a two-input AND gate 2 and a capacitor 23c provided between the gate input and the ground.
3d, a resistor 23b provided between two gate inputs and a capacitor 2 provided between one gate input and ground.
3c, buffer amplifier circuits 24A and 24B
Are composed of a PNP transistor 24a and an NPN transistor 24b which are connected in a push-pull connection.
【０００６】また、圧電体（ＰＺ１）は、入力静電容量
が大きいため矩形波で駆動すると波形の立ち上がりで大
きな突入電流が流れて損失が大きくなるので、圧電体
（ＰＺ１）の入力の容量性リアクタンスの影響をキャン
セルするために、図４に示すように、出力回路２１と圧
電体（ＰＺ１）との間に誘導性リアクタンス素子である
インダクタ（Ｌ１）を挿入して駆動される。Further, since the piezoelectric body (PZ1) has a large input capacitance, when driven by a rectangular wave, a large inrush current flows at the rise of the waveform and the loss increases, so that the input capacitance of the piezoelectric body (PZ1) is large. In order to cancel the influence of reactance, as shown in FIG. 4, an inductor (L1), which is an inductive reactance element, is inserted between the output circuit 21 and the piezoelectric body (PZ1) and driven.
【０００７】一方、圧電体（ＰＺ１）の励振レベルを制
御するためには、駆動回路の供給電源電圧を変える方法
や、駆動回路出力のパルス幅を変化させるＰＷＭ方式が
一般的に用いられている。On the other hand, in order to control the excitation level of the piezoelectric body (PZ1), a method of changing a power supply voltage of a drive circuit and a PWM method of changing a pulse width of a drive circuit output are generally used. .
【０００８】ＰＷＭ方式を用いた場合、上記トグル回路
２２、同時オン防止回路２３Ａ，２３Ｂに代えて、図５
に示すように、ＰＷＭ回路２７が設けられ、ＰＷＭ回路
２７によってデッドタイムを設定することによりＦＥＴ
（Ｑ１，Ｑ２）の同時オンを防止したトグル信号を緩衝
増幅回路２４Ａ，２４Ｂのそれぞれに出力する。In the case where the PWM system is used, the toggle circuit 22 and the simultaneous ON prevention circuits 23A and 23B are replaced with those shown in FIG.
As shown in the figure, a PWM circuit 27 is provided, and by setting a dead time by the PWM circuit 27,
A toggle signal that prevents simultaneous turning on of (Q1, Q2) is output to each of the buffer amplifier circuits 24A, 24B.
【０００９】さらにこの場合、ＰＷＭ回路２７から出力
されるトグル信号のパルス幅を狭くした際、パルス休止
期間に上記インダクタ（Ｌ１）の逆起電力によるスパイ
ク電圧が発生するので、効率よく駆動するためには、駆
動回路出力端、即ちＦＥＴ（Ｑ１，Ｑ２）のドレインと
電源及びグランド間に上記逆起電力による電流をバイパ
スするダイオード（Ｄ１，Ｄ２）の挿入が必要となる。Further, in this case, when the pulse width of the toggle signal output from the PWM circuit 27 is narrowed, a spike voltage due to the back electromotive force of the inductor (L1) is generated during the pulse pause, so that efficient driving is performed. Requires that a diode (D1, D2) be inserted between the output terminal of the drive circuit, that is, the drain of the FET (Q1, Q2), the power supply, and the ground to bypass the current due to the back electromotive force.
【００１０】また、圧電体の種類によっては、十分に励
振するためには高い入力電圧を必要とするものがあり、
この様な場合は、駆動回路の出力回路２１を、その前段
の信号処理回路（トグル回路２２，同時オン防止回路２
３，緩衝増幅回路２４等）より高い電源電圧で動作させ
ている。Also, some types of piezoelectric bodies require a high input voltage to sufficiently excite them.
In such a case, the output circuit 21 of the drive circuit is connected to the signal processing circuit (the toggle circuit 22, the simultaneous ON prevention circuit 2) at the preceding stage.
3, the buffer amplifier circuit 24, etc.).
【００１１】この場合、前段回路の供給電源と出力回路
２１の供給電源は分離されており、前段回路からの信号
によって出力回路２１を動作させるために、例えば、図
６に示すようなオペアンプを用いたブートストラップ回
路を設けたものや、図７に示すように、制御用の別電源
を設けてレベルシフトを行う方式のもの（特開平９−９
６５０号公報）がある。In this case, the power supply of the pre-stage circuit and the power supply of the output circuit 21 are separated from each other. In order to operate the output circuit 21 by a signal from the pre-stage circuit, for example, an operational amplifier as shown in FIG. A bootstrap circuit is provided, and as shown in FIG. 7, a system for performing a level shift by providing a separate power supply for control is disclosed in
650 publication).
【００１２】また、特開平７−２７４５５７号公報に
は、上記と同様の目的で、図８に示すように、スイッチ
ングトランジスタＴｒを一段設けて、駆動信号を反転す
ると共に高圧電源Ｖｄを用いてレベルシフトした駆動信
号によってＰチャネルＦＥＴ（Ｑ１）を駆動する方式が
開示されている。Japanese Patent Application Laid-Open No. 7-274557 discloses, for the same purpose as described above, a single-stage switching transistor Tr as shown in FIG. A method of driving a P-channel FET (Q1) with a shifted drive signal is disclosed.
【００１３】[0013]
【発明が解決しようとする課題】しかしながら、前述し
た従来の圧電体（圧電トランス、圧電アクチュエータ、
圧電モータ等のパワー系の圧電振動体）駆動装置には次
のような問題点があった。However, the above-mentioned conventional piezoelectric bodies (piezoelectric transformer, piezoelectric actuator,
A power system piezoelectric vibrator) driving device such as a piezoelectric motor has the following problems.
【００１４】即ち、図２，３，４に示した従来例１，２
の場合、２個のＦＥＴ（Ｑ１，Ｑ２）をプッシュプル動
作で交互にオン・オフさせるために、前段の信号処理回
路として、位相の反転した信号を作るトグル回路２２、
ＦＥＴ（Ｑ１，Ｑ２）の貫通電流を防止するパルス休止
期間を設けるための同時オン防止回路２３Ａ，２３Ｂが
必要になり、回路構成が複雑になると共に部品点数が多
くなりコスト高を招く。That is, the conventional examples 1 and 2 shown in FIGS.
In the case of the above, in order to alternately turn on and off the two FETs (Q1 and Q2) by push-pull operation, a toggle circuit 22 for generating a signal whose phase is inverted as a preceding signal processing circuit,
Simultaneous ON prevention circuits 23A and 23B for providing a pulse pause period for preventing a through current of the FETs (Q1 and Q2) are required, which complicates the circuit configuration, increases the number of parts, and increases costs.
【００１５】また、図５に示した従来例３の場合には、
インダクタ（Ｌ１）の逆起電力による電流をバイパスす
るためのダイオード（Ｄ１，Ｄ２）として、損失を小さ
くするためにショットキータイプのパワーダイオードが
一般的に用いられる。しかし、形状が大きいパワーダイ
オードを２箇所に配置しなければならないので、実装面
積が増大しコストも高くなる。In the case of the conventional example 3 shown in FIG.
As a diode (D1, D2) for bypassing a current due to a back electromotive force of the inductor (L1), a Schottky power diode is generally used to reduce loss. However, since a power diode having a large shape must be arranged at two places, the mounting area increases and the cost increases.
【００１６】また、図６に示した従来例４の場合は、ブ
ートストラップ回路を形成するオペアンプ、ＩＣ、或い
はトランジスタに常に電流を供給する必要があるので、
アイドリング電流が多くて効率が悪いため、容量の大き
な電源が必要になり、形状の大型化、コスト高を招くこ
とになる。In the case of Conventional Example 4 shown in FIG. 6, it is necessary to always supply a current to an operational amplifier, an IC, or a transistor forming a bootstrap circuit.
Since the idling current is large and the efficiency is low, a power supply having a large capacity is required, which results in an increase in size and cost.
【００１７】また、図７に示した従来例５の場合は、出
力段の供給電源の他に、緩衝増幅用ＦＥＴのソースに接
続する制御用の別電源が必要であると共に、同時オン防
止回路がないので、ＦＥＴ（Ｑ１，Ｑ２）のゲート容量
のばらつき（トランジスタの場合はベース蓄積時間のば
らつき）等で貫通電流が流れる恐れがある。In the case of the conventional example 5 shown in FIG. 7, a separate power supply for control connected to the source of the buffer amplification FET is required in addition to the power supply for the output stage, and a simultaneous ON prevention circuit is required. Therefore, a through current may flow due to a variation in the gate capacitance of the FETs (Q1, Q2) (a variation in the base accumulation time in the case of a transistor).
【００１８】また、図８に示した従来例６の場合にも、
出力段の供給電源を高電圧の別電源とする場合に、トラ
ンジスタからなるレベルシフト回路を備える必要があっ
た。In the case of the conventional example 6 shown in FIG.
When the power supply of the output stage is another high-voltage power supply, it is necessary to provide a level shift circuit composed of a transistor.
【００１９】本発明の目的は上記の問題点に鑑み、駆動
信号出力回路のプッシュプル接続されたパワー素子の同
時オン防止回路を簡略化して構成部品点数の少ないロー
コストな圧電体駆動装置を提供することにある。SUMMARY OF THE INVENTION In view of the above problems, an object of the present invention is to provide a low-cost piezoelectric driving device with a reduced number of components by simplifying a circuit for preventing simultaneous ON of push-pull connected power elements of a driving signal output circuit. It is in.
【００２０】[0020]
【課題を解決するための手段】本発明は上記の目的を達
成するために請求項１では、容量性負荷となる圧電体に
対する充放電を制御するためのパルス列信号を生成する
信号処理回路と、プッシュプル接続された充電用パワー
素子及び放電用パワー素子とを備え、前記パルス列信号
に基づいて前記充電用及び放電用パワー素子を交互にオ
ン・オフさせて前記圧電体に充放電を行う圧電体駆動装
置において、電源電圧側にソース及びゲートバイアス抵
抗器が接続されたＰチャネルパワーＭＯＳ型電界効果ト
ランジスタからなる充電用パワー素子と、グランド側に
ソース及びゲートバイアス抵抗器が接続されたＮチャネ
ルパワーＭＯＳ型電界効果トランジスタからなる放電用
パワー素子と、前記充電用パワー素子及び放電用パワー
素子のドレインと圧電体との間に接続された誘導性素子
と、前記パルス列信号を増幅して、前記充電用パワー素
子及び放電用パワー素子の両方を駆動制御する１系統の
制御パルス列信号を出力する緩衝増幅回路と、前記緩衝
増幅回路の出力端と前記充電用パワー素子のゲートとの
間に接続された第１コンデンサと、前記緩衝増幅回路の
出力端と前記放電用パワー素子のゲートとの間に接続さ
れた第２コンデンサとからなる圧電体駆動装置を提案す
る。According to the present invention, there is provided a signal processing circuit for generating a pulse train signal for controlling charging / discharging of a piezoelectric body serving as a capacitive load. A piezoelectric element comprising a charging power element and a discharging power element connected in a push-pull manner, and charging and discharging the piezoelectric element by alternately turning on and off the charging and discharging power elements based on the pulse train signal. In the driving device, a charging power element including a P-channel power MOS type field effect transistor having a source and a gate bias resistor connected to a power supply voltage side, and an N-channel power having a source and a gate bias resistor connected to a ground side A discharging power element comprising a MOS type field effect transistor, and a drain of the charging power element and the discharging power element. An inductive element connected to an electric body, and a buffer amplifier circuit for amplifying the pulse train signal and outputting a single control pulse train signal for driving and controlling both the charging power element and the discharging power element. A first capacitor connected between the output terminal of the buffer amplifier circuit and the gate of the charging power element; and a first capacitor connected between the output terminal of the buffer amplifier circuit and the gate of the discharging power element. And a piezoelectric driving device including the second capacitor.
【００２１】該圧電体駆動装置によれば、前記信号処理
回路によって生成されたパルス列信号は緩衝増幅回路に
入力され、該緩衝増幅回路によって増幅されて制御パル
ス列信号として出力される。該緩衝増幅回路から出力さ
れた制御パルス列信号は、第１コンデンサを介して充電
用パワー素子のゲートに印加されると共に第２コンデン
サを介して放電用パワー素子のゲートに印加される。こ
れにより、前記充電用パワー素子と放電用パワー素子の
それぞれのゲートには、前記緩衝増幅回路から出力され
た制御パルス列信号から直流成分が除去された同一波形
の交流成分が印加される。According to the piezoelectric driving device, the pulse train signal generated by the signal processing circuit is input to the buffer amplifier circuit, amplified by the buffer amplifier circuit, and output as a control pulse train signal. The control pulse train signal output from the buffer amplifier circuit is applied to the gate of the charging power element via the first capacitor and to the gate of the discharging power element via the second capacitor. Thus, an AC component having the same waveform as the control pulse train signal output from the buffer amplifier circuit, from which the DC component has been removed, is applied to the respective gates of the charging power element and the discharging power element.
【００２２】このとき、前記充電用パワー素子のゲート
バイアス抵抗器は電源電圧側に接続されているため、該
充電用パワー素子のゲートに印加される制御パルス列信
号は電源電圧を中心にして振れる。また、前記放電用パ
ワー素子のゲートバイアス抵抗器はグランド側に接続さ
れているため、該放電用パワー素子のゲートに印加され
る制御パルス列信号はグランド電圧を中心にして振れ
る。これにより、前記充電用パワー素子はゲートに印加
された制御パルス列信号のハイレベル期間にオンとな
り、前記放電用パワー素子はゲートに印加された制御パ
ルス列信号のローレベル期間にオンとなる。At this time, since the gate bias resistor of the charging power element is connected to the power supply voltage side, the control pulse train signal applied to the gate of the charging power element swings around the power supply voltage. Further, since the gate bias resistor of the discharging power element is connected to the ground side, the control pulse train signal applied to the gate of the discharging power element swings around the ground voltage. Accordingly, the charging power element is turned on during a high level period of the control pulse train signal applied to the gate, and the discharging power element is turned on during a low level period of the control pulse train signal applied to the gate.
【００２３】さらに、前記充電用パワー素子と放電用パ
ワー素子のそれぞれのゲートに印加される制御パルス列
信号にはローレベルからハイレベルに至る間の立ち上が
り時間とハイレベルからローレベルに至る間の立ち下が
り時間が存在し、且つ前記充電用パワー素子と放電用パ
ワー素子のそれぞれのゲートに印加される制御パルス列
信号が直流バイアスを除いて同一波形であるので、前記
充電用パワー素子のオン状態と放電用パワー素子のオン
状態が重なることがない。Further, the control pulse train signal applied to each gate of the charging power element and the discharging power element has a rising time from a low level to a high level and a rising time from a high level to a low level. Since there is a fall time and the control pulse train signals applied to the respective gates of the charging power element and the discharging power element have the same waveform except for the DC bias, the ON state of the charging power element and the discharging The on-states of the power devices do not overlap.
【００２４】さらにまた、前記充電用及び放電用パワー
素子の双方が共に動作を停止するのは同時オン防止のた
めの微小な休止期間のみ、即ち２つのパワー素子のゲー
トに印加される制御パルス列信号におけるローレベルか
らハイレベルに至る間の立ち上がり時間とハイレベルか
らローレベルに至る間の立ち下がり時間のみであるの
で、圧電体に印加されるパルス電圧がオフとなったとき
に誘導性素子に発生する逆起電力による電流は、前記休
止期間終了後の充電用或いは放電用パワー素子のうちの
オン状態のパワー素子を通して流れる。Further, both the charging and discharging power elements stop operating only during a small pause period for preventing simultaneous ON, that is, a control pulse train signal applied to the gates of the two power elements. Since only the rise time from low level to high level and the fall time from high level to low level are generated in the inductive element when the pulse voltage applied to the piezoelectric body is turned off The current generated by the back electromotive force flows through the on-state power element of the charging or discharging power element after the end of the idle period.
【００２５】また、請求項２では、請求項１記載の圧電
体駆動装置において、前記第１コンデンサ又は第２コン
デンサの何れか一方を、前記充電用パワー素子のゲート
と放電用パワー素子のゲートとの間に接続した圧電体駆
動装置を提案する。According to a second aspect of the present invention, in the piezoelectric driving device according to the first aspect, one of the first capacitor and the second capacitor is connected to a gate of the charging power element and a gate of the discharging power element. We propose a piezoelectric drive connected between them.
【００２６】該圧電体駆動装置によれば、前記緩衝増幅
回路から出力された制御パルス列信号は、第１或いは第
２コンデンサの何れか一方によって直流成分を除去され
た交流成分のみとされた後、ゲートバイアス抵抗器によ
ってバイアスされて充電用或いは放電用パワー素子のゲ
ートに印加される。さらに、該ゲートに印加される制御
パルス列信号が、他方のコンデンサによって直流成分を
除去された交流成分のみとされた後、ゲートバイアス抵
抗器によってバイアスされて他方のパワー素子のゲート
に印加される。According to the piezoelectric driving device, after the control pulse train signal output from the buffer amplifier circuit is changed to only the AC component from which the DC component has been removed by one of the first and second capacitors, It is biased by the gate bias resistor and applied to the gate of the charging or discharging power element. Further, after the control pulse train signal applied to the gate is changed to only the AC component from which the DC component has been removed by the other capacitor, the signal is biased by the gate bias resistor and applied to the gate of the other power device.
【００２７】従って、この構成によっても、前記充電用
パワー素子と放電用パワー素子のそれぞれのゲートに印
加される制御パルス列信号にはローレベルからハイレベ
ルに至る間の立ち上がり時間とハイレベルからローレベ
ルに至る間の立ち下がり時間が存在し、且つ前記充電用
パワー素子と放電用パワー素子のそれぞれのゲートに印
加される制御パルス列信号が直流バイアスを除いて同一
波形であるので、前記充電用パワー素子のオン状態と放
電用パワー素子のオン状態が重なることがない。Therefore, according to this configuration, the control pulse train signal applied to each gate of the charging power element and the discharging power element has a rising time from a low level to a high level and a rising time from a high level to a low level. , And the control pulse train signals applied to the respective gates of the charging power element and the discharging power element have the same waveform except for the DC bias, so that the charging power element Does not overlap with the on-state of the discharging power element.
【００２８】さらにまた、前記充電用及び放電用パワー
素子の双方が共に動作を停止するのは同時オン防止のた
めの微小な休止期間のみ、即ち２つのパワー素子のゲー
トに印加される制御パルス列信号におけるローレベルか
らハイレベルに至る間の立ち上がり時間とハイレベルか
らローレベルに至る間の立ち下がり時間のみであるの
で、パルスオフ時に誘導性素子に発生する逆起電力によ
る電流は、充電用或いは放電用パワー素子のうちのオン
状態のパワー素子を通して流れる。Further, both the charging and discharging power elements stop operating only during a short pause for preventing simultaneous ON, ie, a control pulse train signal applied to the gates of the two power elements. Since only the rise time between the low level and the high level and the fall time from the high level to the low level are generated, the current due to the back electromotive force generated in the inductive element when the pulse is turned off is used for charging or discharging. It flows through the power elements in the ON state among the power elements.
【００２９】また、請求項３では、請求項１又は２記載
の圧電体駆動装置において、前記信号処理回路は、前記
パルス列信号のパルス幅を変化して出力するパルス幅変
調（ＰＷＭ）回路を有している圧電体駆動装置を提案す
る。According to a third aspect of the present invention, in the piezoelectric driving device according to the first or second aspect, the signal processing circuit has a pulse width modulation (PWM) circuit that changes and outputs a pulse width of the pulse train signal. We propose a piezoelectric driving device.
【００３０】該圧電体駆動装置によれば、パルス幅変調
回路によって前記パルス列信号におけるパルス幅を任意
に設定することができるため、前記圧電体の動作を安定
して制御することができる。According to the piezoelectric body driving device, since the pulse width of the pulse train signal can be arbitrarily set by the pulse width modulation circuit, the operation of the piezoelectric body can be controlled stably.
【００３１】また、請求項４では、請求項１又は２記載
の圧電体駆動装置において、前記信号処理回路の出力端
子と前記緩衝増幅回路の入力端子との間に積分回路を設
けた圧電体駆動装置を提案する。According to a fourth aspect of the present invention, in the piezoelectric body driving device according to the first or second aspect, the piezoelectric body driving apparatus includes an integration circuit provided between an output terminal of the signal processing circuit and an input terminal of the buffer amplifier circuit. Suggest a device.
【００３２】該圧電体駆動装置によれば、前記信号処理
装置から出力されたパルス列信号におけるパルス波形の
立ち上がり時間及び立ち下がり時間が、前記積分回路の
積分定数に基づいて増加する方向に変化される。According to the piezoelectric driving device, the rise time and the fall time of the pulse waveform in the pulse train signal output from the signal processing device are changed in a direction to increase based on the integration constant of the integration circuit. .
【００３３】[0033]
【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図１は、本発明の第１の実施形態
の圧電体駆動装置を示す構成図である。図において、Ｐ
Ｚ１は圧電体、Ｒｓは電流検出抵抗器で圧電体ＰＺ１の
一方の入力端子とグランド間に接続されている。１１は
位相比較器等からなる周波数制御部で、電流検出抵抗器
Ｒｓによって検出された電流値及び圧電体ＰＺ１への印
加電圧に基づいて周波数制御電圧を１２は電圧制御発振
器（以下、ＶＣＯと称する）に出力する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a configuration diagram illustrating a piezoelectric body driving device according to a first embodiment of the present invention. In the figure, P
Z1 is a piezoelectric body, and Rs is a current detecting resistor connected between one input terminal of the piezoelectric body PZ1 and the ground. Reference numeral 11 denotes a frequency control unit including a phase comparator and the like, and 12 denotes a frequency control voltage based on a current value detected by the current detection resistor Rs and a voltage applied to the piezoelectric body PZ1, and 12 denotes a voltage control oscillator (hereinafter, referred to as VCO). ).
【００３４】ＶＣＯ１２は、周波数制御部１１から周波
数制御電圧を入力し、これに基づく周波数の信号を出力
する。１３は整流・レベル調整部で、電流検出抵抗器Ｒ
ｓによる検出電流値に基づく電圧を整流すると共にレベ
ル調整して、パルス幅制御信号をＰＷＭ回路１４に出力
する。The VCO 12 receives a frequency control voltage from the frequency control unit 11 and outputs a signal having a frequency based on the voltage control voltage. 13 is a rectification / level adjustment unit, and a current detection resistor R
The voltage based on the current value detected by s is rectified and the level is adjusted, and a pulse width control signal is output to the PWM circuit 14.
【００３５】１４はシングル出力のＰＷＭ回路で、整流
・レベル調整部１３から入力したパルス幅制御信号に基
づいてパルス幅を決定したパルス列信号ＳＧ１を緩衝増
幅回路１５に出力する。Reference numeral 14 denotes a single output PWM circuit which outputs a pulse train signal SG 1 having a pulse width determined based on the pulse width control signal input from the rectifier / level adjuster 13 to the buffer amplifier circuit 15.
【００３６】１５は緩衝増幅回路で、コレクタが直流電
源ＰＳ１に接続されたＮＰＮ型トランジスタＱ３とコレ
クタがグランドに接続されたＰＮＰ型トランジスタＱ４
のそれぞれのエミッタを接続したプッシュプル回路から
構成され、ＰＷＭ回路１４からパルス列信号ＳＧ１を入
力して、これを増幅して制御パルス列信号ＳＧ２として
出力する。Reference numeral 15 denotes a buffer amplifier circuit, which is an NPN transistor Q3 whose collector is connected to the DC power supply PS1 and a PNP transistor Q4 whose collector is connected to the ground.
A pulse train signal SG1 is input from the PWM circuit 14, and is amplified and output as a control pulse train signal SG2.
【００３７】１６は駆動信号出力回路で、圧電体ＰＺ１
の充電用として設けられたＰチャネルのパワーＭＯＳ型
電界効果トランジスタ（以下、ＦＥＴと称する）Ｑ１
と、圧電体ＰＺ１の放電用として設けられたＮチャネル
ＦＥＴ（Ｑ２）とから構成され、これらのＦＥＴ（Ｑ
１，Ｑ２）のドレイン同士が接続され、ＰチャネルＦＥ
Ｔ（Ｑ１）のソースが直流電源（ＰＳ１）に接続される
と共にＮチャネルＦＥＴ（Ｑ２）のソースが接地されて
いる。Reference numeral 16 denotes a drive signal output circuit, which is a piezoelectric body PZ1.
P-channel power MOS field effect transistor (hereinafter referred to as FET) Q1 provided for charging
And an N-channel FET (Q2) provided for discharging the piezoelectric body PZ1, and these FETs (Q2
1, Q2) are connected to each other to form a P-channel FE.
The source of T (Q1) is connected to the DC power supply (PS1), and the source of the N-channel FET (Q2) is grounded.
【００３８】１７は同時オン防止回路で、結合コンデン
サＣ１，Ｃ２とバイアス抵抗器Ｒ１，Ｒ２から構成さ
れ、結合コンデンサＣ１はトランジスタＱ３，Ｑ４のエ
ミッタとＰチャネルＦＥＴ（Ｑ１）のゲートとの間に接
続され、結合コンデンサＣ２はトランジスタＱ３，Ｑ４
のエミッタとＮチャネルＦＥＴ（Ｑ２）のゲートとの間
に接続されている。また、バイアス抵抗器Ｒ１は直流電
源ＰＳ１とＰチャネルＦＥＴ（Ｑ１）のゲートとの間に
接続され、バイアス抵抗器Ｒ２はグランドとＮチャネル
ＦＥＴ（Ｑ２）のゲートとの間に接続されている。Reference numeral 17 denotes a simultaneous ON prevention circuit, which comprises coupling capacitors C1 and C2 and bias resistors R1 and R2. The coupling capacitor C1 is provided between the emitters of the transistors Q3 and Q4 and the gate of the P-channel FET (Q1). And the coupling capacitor C2 is connected to the transistors Q3, Q4
And the gate of the N-channel FET (Q2). The bias resistor R1 is connected between the DC power supply PS1 and the gate of the P-channel FET (Q1), and the bias resistor R2 is connected between the ground and the gate of the N-channel FET (Q2).
【００３９】これにより、緩衝増幅回路１５から出力さ
れる１系統の制御パルス列信号ＳＧ２は、結合コンデン
サＣ１，Ｃ２のそれぞれを介してパルス列信号ＳＧ３，
ＳＧ４としてＦＥＴ（Ｑ１，Ｑ２）のそれぞれのゲート
に入力される。Thus, the control pulse train signal SG2 of one system output from the buffer amplifier circuit 15 is supplied to the pulse train signal SG3 via the coupling capacitors C1 and C2.
SG4 is input to each gate of the FETs (Q1, Q2).
【００４０】また、ＦＥＴ（Ｑ１，Ｑ２）のドレインか
ら出力されるパルス列信号ＳＧ５はインダクタＬ１を介
して圧電体ＰＺ１の他方の入力端子に印加される。The pulse train signal SG5 output from the drains of the FETs (Q1, Q2) is applied to the other input terminal of the piezoelectric body PZ1 via the inductor L1.
【００４１】尚、上記構成において、本願請求項１の信
号処理回路に相当する部分は、電流検出抵抗器Ｒｓ、周
波数制御部１１、ＶＣＯ１２、整流・レベル調整部１
３、ＰＷＭ回路１４である。In the above configuration, the parts corresponding to the signal processing circuit of the first aspect of the present invention include a current detection resistor Rs, a frequency control unit 11, a VCO 12, a rectification / level adjustment unit 1
3. The PWM circuit 14.
【００４２】次に、前述の構成よりなる圧電体駆動装置
の動作を図９及び図１０に示す信号波形図を参照しなが
ら説明する。尚、ＰＷＭ回路１４等からなる信号処理回
路、及び圧電体ＰＺ１に対する周波数制御の動作は周知
なものなので、ここでの説明は省略する。Next, the operation of the piezoelectric driving device having the above-described configuration will be described with reference to signal waveform diagrams shown in FIGS. Since the signal processing circuit including the PWM circuit 14 and the frequency control operation for the piezoelectric body PZ1 are well known, description thereof will be omitted.
【００４３】ＰＷＭ回路１４によって生成されたパルス
列信号ＳＧ１は、パルス波形のローレベルの幅が最大約
５０％まで変化するシングルタイプのＰＷＭ信号であ
り、緩衝増幅回路１５に入力され、緩衝増幅回路１５に
よって電流増幅されて、制御パルス列信号ＳＧ２として
低インピーダンスで出力される。The pulse train signal SG1 generated by the PWM circuit 14 is a single type PWM signal in which the low level width of the pulse waveform changes up to about 50%, and is input to the buffer amplifier circuit 15 and , And is output as a control pulse train signal SG2 with low impedance.
【００４４】緩衝増幅回路１５から出力された制御パル
ス列信号ＳＧ２は、結合コンデンサＣ１を介してＦＥＴ
（Ｑ１）のゲートに印加されると共に結合コンデンサＣ
２を介してＦＥＴ（Ｑ２）のゲートに印加される。これ
により、ＦＥＴ（Ｑ１，Ｑ２）のそれぞれのゲートに
は、緩衝増幅回路１５から出力された制御パルス列信号
ＳＧ２から直流成分が除去された同一波形の交流成分が
印加される。The control pulse train signal SG2 output from the buffer amplifier circuit 15 is supplied to the FET via the coupling capacitor C1.
(Q1) and the coupling capacitor C
2 is applied to the gate of the FET (Q2). As a result, an AC component having the same waveform from which the DC component is removed from the control pulse train signal SG2 output from the buffer amplifier circuit 15 is applied to each gate of the FETs (Q1, Q2).
【００４５】このとき、ＦＥＴ（Ｑ１）のバイアス抵抗
器Ｒ１は直流電源ＰＳ１に接続されているため、ＦＥＴ
（Ｑ１）のゲートに印加される制御パルス列信号ＳＧ３
は電源電圧Ｖccを中心にして振れる。At this time, since the bias resistor R1 of the FET (Q1) is connected to the DC power supply PS1,
Control pulse train signal SG3 applied to the gate of (Q1)
Swing around the power supply voltage Vcc.
【００４６】また、ＦＥＴ（Ｑ２）のバイアス抵抗器Ｒ
２はグランドに接続されているため、ＦＥＴ（Ｑ２）の
ゲートに印加される制御パルス列信号ＳＧ４はグランド
電圧（０Ｖ）を中心にして振れる。Further, the bias resistor R of the FET (Q2)
2 is connected to the ground, the control pulse train signal SG4 applied to the gate of the FET (Q2) fluctuates around the ground voltage (0 V).
【００４７】これにより、ＦＥＴ（Ｑ１）はゲートに印
加された制御パルス列信号ＳＧ３のハイレベル期間ｔH1
にオン（導通状態）となり、ＦＥＴ（Ｑ２）はゲートに
印加された制御パルス列信号ＳＧ４のローレベル期間ｔ
L1にオン（導通状態）となる。As a result, the high-level period t H1 of the control pulse train signal SG3 applied to the gate of the FET (Q1) is controlled.
(Conduction state), and the FET (Q2) is in the low level period t of the control pulse train signal SG4 applied to the gate.
L1 is turned on (conduction state).
【００４８】さらに、緩衝増幅回路１５から出力される
制御パルス列信号ＳＧ２及びＦＥＴ（Ｑ１）とＦＥＴ
（Ｑ２）のそれぞれのゲートに印加される制御パルス列
信号ＳＧ３，ＳＧ４には、図１０に示すように、ローレ
ベルからハイレベルに至る間の立ち上がり時間ｔrとハ
イレベルからローレベルに至る間の立ち下がり時間ｔf
が存在し、且つＦＥＴ（Ｑ１）とＦＥＴ（Ｑ２）のそれ
ぞれのゲートに印加される制御パルス列信号ＳＧ３，Ｓ
Ｇ４が直流バイアスを除いて同一波形であるので、ＦＥ
Ｔ（Ｑ１）のオン状態とＦＥＴ（Ｑ２）のオン状態が重
なることがない。Further, the control pulse train signal SG2 output from the buffer amplifier circuit 15 and the FET (Q1) and the FET
As shown in FIG. 10, the control pulse train signals SG3 and SG4 applied to the respective gates of (Q2) have a rise time tr between the low level and the high level and a rise time tr between the high level and the low level. Fall time t f
Exists, and control pulse train signals SG3, S3 applied to respective gates of the FET (Q1) and the FET (Q2).
Since G4 has the same waveform except for the DC bias, FE
The ON state of T (Q1) and the ON state of FET (Q2) do not overlap.
【００４９】従って、ＦＥＴ（Ｑ１）とＦＥＴ（Ｑ２）
が同時にオンして貫通電流が流れるのを防止することが
できる。Therefore, the FET (Q1) and the FET (Q2)
At the same time to prevent a through current from flowing.
【００５０】尚、一般的に使用されているＦＥＴを用い
た場合は、緩衝増幅回路１５から出力される制御パルス
列信号ＳＧ２の立ち上がり及び立ち下がり時間（トラン
ジスタＱ３，Ｑ４のスイッチング時間）によって十分に
上記効果が得られるが、ＦＥＴ（Ｑ１，Ｑ２）の特性に
おいてそのスイッチングに要する時間が長いものを用い
る場合は、ＰＷＭ回路１４から出力するパルス列信号Ｓ
Ｇ１の立ち上がり時間及び立ち下がりの時間をＦＥＴ
（Ｑ１，Ｑ２）の特性に合わせて設定することにより同
様の効果が得られる。When a commonly used FET is used, the rise and fall times (switching times of the transistors Q3 and Q4) of the control pulse train signal SG2 output from the buffer amplifier circuit 15 are sufficient. Although the effect can be obtained, when a characteristic of the FETs (Q1, Q2) having a long switching time is used, the pulse train signal S output from the PWM circuit 14 is used.
The rise time and fall time of G1
Similar effects can be obtained by setting according to the characteristics of (Q1, Q2).
【００５１】さらにまた、ＦＥＴ（Ｑ１）及びＦＥＴ
（Ｑ２）の双方が共に動作を停止するのは同時オン防止
のための微小な休止期間のみ、即ち２つのＦＥＴ（Ｑ
１，Ｑ２）のゲートに印加される制御パルス列信号ＳＧ
３，ＳＧ４におけるローレベルからハイレベルに至る間
の立ち上がり時間ｔrとハイレベルからローレベルに至
る間の立ち下がり時間ｔfのみであるので、圧電体ＰＺ
１に印加されるパルス電圧ＳＧ６がオフとなったときに
インダクタＬ１に発生する逆起電力による電流は、前記
休止期間終了後にＦＥＴ（Ｑ１，Ｑ２）のうちのオン状
態の素子を通して流れる。Furthermore, FET (Q1) and FET
Both of (Q2) stop operating only during a short rest period to prevent simultaneous ON, ie, two FETs (Q
1, Q2) applied to the gate of the control pulse train signal SG
3, since the rise time t r and the high level between ranging from a low level to a high level in SG4 only fall time t f during which leads to a low level, the piezoelectric PZ
The current due to the back electromotive force generated in the inductor L1 when the pulse voltage SG6 applied to 1 turns off, flows through the on-state element of the FETs (Q1, Q2) after the end of the idle period.
【００５２】ＦＥＴ（Ｑ１）とＦＥＴ（Ｑ２）のドレイ
ンから出力されるパルス列信号（矩形波信号）ＳＧ５
は、インダクタＬ１と圧電体ＰＺ１の入力静電容量で波
形が鈍らされてサイン波状になって圧電体ＰＺ１を励振
する。A pulse train signal (rectangular wave signal) SG5 output from the drains of the FET (Q1) and the FET (Q2)
The waveform is dulled by the input capacitance of the inductor L1 and the piezoelectric body PZ1, and becomes a sine wave to excite the piezoelectric body PZ1.
【００５３】本実施形態では、圧電体ＰＺ１から流れ出
る電流を電流検出抵抗器Ｒｓで検出して帰還し、周知の
技術で周波数制御を行っている。In this embodiment, the current flowing out of the piezoelectric body PZ1 is detected by the current detection resistor Rs and fed back, and the frequency is controlled by a known technique.
【００５４】また、圧電体ＰＺ１の励振レベルは、電流
検出抵抗器Ｒｓで検出された電圧を整流帰還して、周知
の技術でＰＷＭ制御を行い、安定化を図っている。The excitation level of the piezoelectric body PZ1 is stabilized by rectifying and feeding back the voltage detected by the current detection resistor Rs and performing PWM control by a known technique.
【００５５】励振レベルの調整は、整流された帰還電圧
を調整して、駆動出力（パルス列信号ＳＧ５）のパルス
デューティを変えることによって、圧電体ＰＺ１に印加
されるサイン波状の波形の電圧レベルが変わることによ
り行われる。The excitation level is adjusted by adjusting the rectified feedback voltage and changing the pulse duty of the drive output (pulse train signal SG5) to change the voltage level of the sine wave waveform applied to the piezoelectric body PZ1. This is done by:
【００５６】前述したように本実施形態によれば、簡単
な構成により、ＦＥＴ（Ｑ１）のオン状態とＦＥＴ（Ｑ
２）のオン状態が重なることを防止できるので、ＦＥＴ
（Ｑ１，Ｑ２）を通しての電源の短絡を防止することが
でき、従来に比べ極めて簡単な構成によってＦＥＴ（Ｑ
１，Ｑ２）の破壊を防止することができる。As described above, according to the present embodiment, the ON state of the FET (Q1) and the FET (Q
Since the ON state of 2) can be prevented from overlapping, the FET
(Q1, Q2) can be prevented from short-circuiting the power supply, and the FET (Q
1, Q2) can be prevented from being destroyed.
【００５７】さらに、圧電体ＰＺ１に印加されるパルス
電圧がオフとなったときにインダクタＬ１（誘導性素
子）に発生する逆起電力による電流は、前述したように
ＦＥＴ（Ｑ１，Ｑ２）のうちのオン状態のパワー素子を
通して流れるため、従来のようにパワーダイオードを設
ける必要が無くなり、部品点数の削減、部品実装スペー
スの削減、及びコスト削減を図ることができる。Further, the current due to the back electromotive force generated in the inductor L1 (inductive element) when the pulse voltage applied to the piezoelectric body PZ1 is turned off, as described above, of the FET (Q1, Q2) Since the current flows through the power element in the ON state, there is no need to provide a power diode as in the related art, and the number of components, the space for mounting components, and the cost can be reduced.
【００５８】次に、本発明の第２の実施形態を説明す
る。図１１は第２の実施形態の圧電体駆動装置を示す構
成図である。図において、前述した第１の実施形態と同
一構成部分は同一符号をもって表しその説明を省略す
る。また、第１の実施形態と第２の実施形態との相違点
は、駆動信号出力回路１６への供給電源を低電圧の直流
電源ＰＳ１とは異なる高電圧の直流電源ＰＳ２にしたこ
とにある。Next, a second embodiment of the present invention will be described. FIG. 11 is a configuration diagram showing a piezoelectric body driving device according to the second embodiment. In the figure, the same components as those in the first embodiment described above are denoted by the same reference numerals, and description thereof will be omitted. The difference between the first embodiment and the second embodiment is that the power supply to the drive signal output circuit 16 is a high-voltage DC power supply PS2 different from the low-voltage DC power supply PS1.
【００５９】即ち、充電用ＦＥＴ（Ｑ１）のソース及び
ＦＥＴ（Ｑ１）のゲートのバイアス抵抗器Ｒ１は高電圧
の直流電源ＰＳ２に接続されている。That is, the bias resistor R1 at the source of the charging FET (Q1) and the gate of the FET (Q1) is connected to the high-voltage DC power supply PS2.
【００６０】この様に緩衝増幅回路１５に使用している
直流電源ＰＳ１とは異なる高電圧の直流電源ＰＳ２を駆
動信号出力回路１６に用いても、緩衝増幅回路１５と駆
動信号出力回路１６との間は同時オン防止回路１７の結
合コンデンサＣ１，Ｃ２によって直流的に分離遮断され
ているので、従来のようにレベルシフト回路等を設ける
必要が無く、部品点数の削減、部品実装スペースの削
減、及びコスト削減を図ることができる。As described above, even if a high-voltage DC power supply PS2 different from the DC power supply PS1 used for the buffer amplifier circuit 15 is used for the drive signal output circuit 16, the buffer amplifier circuit 15 and the drive signal output circuit 16 Since the DC voltage is separated and cut off by the coupling capacitors C1 and C2 of the simultaneous ON prevention circuit 17, there is no need to provide a level shift circuit or the like as in the related art, and the number of components, the space for mounting components, and the like are reduced. Cost reduction can be achieved.
【００６１】次に、本発明の第３の実施形態を説明す
る。図１２は第３の実施形態の圧電体駆動装置を示す構
成図である。図において、前述した第１の実施形態と同
一構成部分は同一符号をもって表しその説明を省略す
る。また、第１の実施形態と第３の実施形態との相違点
は、同時オン防止回路１７における結合コンデンサＣ
１，Ｃ２の接続を変えたことにある。Next, a third embodiment of the present invention will be described. FIG. 12 is a configuration diagram illustrating a piezoelectric body driving device according to the third embodiment. In the figure, the same components as those in the first embodiment described above are denoted by the same reference numerals, and description thereof will be omitted. The difference between the first embodiment and the third embodiment is that the coupling capacitor C in the simultaneous ON prevention circuit 17 is different.
1 and C2.
【００６２】即ち、一方の結合コンデンサＣ１はＦＥＴ
（Ｑ１）のゲートとＦＥＴ（Ｑ２）のゲート間に接続さ
れ、他方の結合コンデンサＣ２はトランジスタＱ３，Ｑ
４のエミッタとＦＥＴ（Ｑ２）のゲート間に接続されて
いる。That is, one coupling capacitor C1 is an FET
(Q1) and the gate of the FET (Q2), and the other coupling capacitor C2 is connected to the transistors Q3 and Q3.
4 and the gate of the FET (Q2).
【００６３】結合コンデンサＣ１，Ｃ２を上記のように
接続した場合においてもＦＥＴ（Ｑ１，Ｑ２）のそれぞ
れのゲートには第１の実施形態と同様の制御パルス列信
号ＳＧ３，ＳＧ４が印加されて、第１の実施形態と同様
の効果を得ることができる。Even when the coupling capacitors C1 and C2 are connected as described above, the same control pulse train signals SG3 and SG4 as in the first embodiment are applied to the respective gates of the FETs (Q1 and Q2). The same effect as that of the first embodiment can be obtained.
【００６４】また、図１３に示すように、一方の結合コ
ンデンサＣ１をトランジスタＱ３，Ｑ４のエミッタとＦ
ＥＴ（Ｑ１）のゲート間に接続し、他方の結合コンデン
サＣ２をＦＥＴ（Ｑ１）のゲートとＦＥＴ（Ｑ２）のゲ
ート間に接続しても同様の効果が得られる。As shown in FIG. 13, one coupling capacitor C1 is connected to the emitters of the transistors Q3 and Q4 and
The same effect can be obtained by connecting between the gate of ET (Q1) and connecting the other coupling capacitor C2 between the gate of FET (Q1) and the gate of FET (Q2).
【００６５】次に、本発明の第４の実施形態を説明す
る。図１４は第４の実施形態の圧電体駆動装置を示す構
成図である。図において、前述した第１の実施形態と同
一構成部分は同一符号をもって表しその説明を省略す
る。また、第１の実施形態と第４の実施形態との相違点
は、圧電体ＰＺ１に変えて２次側に負荷ＬＤが接続され
た圧電トランスＰＺ２を設けると共に、電流検出抵抗器
Ｒｓ、周波数制御部１１、ＶＣＯ１２、整流・レベル調
整部１３、ＰＷＭ回路１４からなる信号処理回路に代え
て、電流検出抵抗器Ｒｓ、増幅回路３１、波形整形回路
３２からなる信号処理回路を設けたことにある。Next, a fourth embodiment of the present invention will be described. FIG. 14 is a configuration diagram showing a piezoelectric body driving device according to the fourth embodiment. In the figure, the same components as those in the first embodiment described above are denoted by the same reference numerals, and description thereof will be omitted. The difference between the first embodiment and the fourth embodiment is that a piezoelectric transformer PZ2 having a load LD connected to the secondary side is provided instead of the piezoelectric body PZ1, and a current detection resistor Rs and a frequency control A signal processing circuit including a current detection resistor Rs, an amplifier circuit 31, and a waveform shaping circuit 32 is provided instead of the signal processing circuit including the unit 11, the VCO 12, the rectification / level adjustment unit 13, and the PWM circuit 14.
【００６６】圧電トランスＰＺ２の一次側にはインダク
タＬ１を介してパルス列信号ＳＧ６が印加され、二次側
には負荷ＬＤの一端が接続されている。負荷ＬＤの他端
は電流検出抵抗器Ｒｓを介してグランドに接続されると
共に増幅回路３１の入力端に接続されている。これによ
り、負荷ＬＤに流れる電流値に対応した交流電圧が増幅
回路３１に入力され、この電圧が増幅回路３１によって
増幅されて出力される。The pulse train signal SG6 is applied to the primary side of the piezoelectric transformer PZ2 via the inductor L1, and one end of the load LD is connected to the secondary side. The other end of the load LD is connected to the ground via the current detection resistor Rs and to the input terminal of the amplifier circuit 31. As a result, an AC voltage corresponding to the value of the current flowing through the load LD is input to the amplifier circuit 31, and this voltage is amplified by the amplifier circuit 31 and output.
【００６７】さらに、増幅回路３１から出力された交流
電圧は、波形整形回路３２によって矩形波に変換され、
この矩形波がパルス列信号として緩衝増幅回路１５に入
力される。Further, the AC voltage output from the amplifier circuit 31 is converted into a rectangular wave by the waveform shaping circuit 32.
This rectangular wave is input to the buffer amplifier circuit 15 as a pulse train signal.
【００６８】上記構成によっても第１の実施形態と同様
に、ＦＥＴ（Ｑ１）のオン状態とＦＥＴ（Ｑ２）のオン
状態が重なることがなく、ＦＥＴ（Ｑ１）とＦＥＴ（Ｑ
２）が同時にオンして貫通電流が流れるのを防止するこ
とができる。According to the above configuration, similarly to the first embodiment, the ON state of the FET (Q1) and the ON state of the FET (Q2) do not overlap, and the FET (Q1) and the FET (Q
2) is turned on at the same time, and a through current can be prevented from flowing.
【００６９】さらに、圧電トランスＰＺ２に印加される
パルス電圧ＳＧ６がオフとなったときにインダクタＬ１
に発生する逆起電力による電流は、休止期間終了後にＦ
ＥＴ（Ｑ１，Ｑ２）のうちのオン状態の素子を通して流
れるので、従来のようにパワーダイオードを設ける必要
が無くなり、部品点数の削減、部品実装スペースの削
減、及びコスト削減を図ることができる。Further, when the pulse voltage SG6 applied to the piezoelectric transformer PZ2 is turned off, the inductor L1
The current due to the back electromotive force generated in F
Since the current flows through the on-state element of the ET (Q1, Q2), it is not necessary to provide a power diode as in the related art, and the number of components, the space for mounting components, and the cost can be reduced.
【００７０】次に、本発明の第５の実施形態を説明す
る。図１５は第５の実施形態の圧電体駆動装置を示す構
成図である。図において、前述した第４の実施形態と同
一構成部分は同一符号をもって表しその説明を省略す
る。また、第４の実施形態と第５の実施形態との相違点
は、波形整形回路３２から出力されるパルス列信号を積
分回路３３を介して緩衝増幅回路１５に入力するように
したことにある。Next, a fifth embodiment of the present invention will be described. FIG. 15 is a configuration diagram illustrating a piezoelectric body driving device according to a fifth embodiment. In the figure, the same components as those of the above-described fourth embodiment are denoted by the same reference numerals, and description thereof will be omitted. The fourth embodiment differs from the fifth embodiment in that the pulse train signal output from the waveform shaping circuit 32 is input to the buffer amplifier circuit 15 via the integration circuit 33.
【００７１】積分回路３３は、抵抗器ＲとコンデンサＣ
から構成され、抵抗器Ｒは波形整形回路３２の出力端と
トランジスタＱ３，Ｑ４双方のベース間に接続されてい
る。また、トランジスタＱ３，Ｑ４双方のベースとグラ
ンド間にコンデンサＣが接続されている。The integrating circuit 33 includes a resistor R and a capacitor C
The resistor R is connected between the output terminal of the waveform shaping circuit 32 and the bases of both the transistors Q3 and Q4. A capacitor C is connected between the bases of both the transistors Q3 and Q4 and the ground.
【００７２】この積分回路３３により、波形整形回路３
２から出力されるパルス列信号におけるパルス波形の立
ち上がり時間及び立ち下がり時間を所望の値に設定する
ことができる。The integrating circuit 33 allows the waveform shaping circuit 3
The rise time and fall time of the pulse waveform in the pulse train signal output from 2 can be set to desired values.
【００７３】従って、前述したようにＦＥＴ（Ｑ１，Ｑ
２）の特性においてそのスイッチングに要する時間が長
いものを用いる場合であっても、波形整形回路３２から
出力されるパルス列信号の立ち上がり時間及び立ち下が
りの時間をＦＥＴ（Ｑ１，Ｑ２）の特性に合わせて設定
することができ、第４の実施形態と同様の効果が得られ
る。Therefore, as described above, the FETs (Q1, Q1
Even when the switching time is long in the characteristic 2), the rising time and the falling time of the pulse train signal output from the waveform shaping circuit 32 are adjusted to match the characteristics of the FETs (Q1, Q2). And the same effect as in the fourth embodiment can be obtained.
【００７４】次に、本発明の第６の実施形態を説明す
る。図１６は第６の実施形態の圧電体駆動装置を示す構
成図である。図において、前述した第４の実施形態と同
一構成部分は同一符号をもって表しその説明を省略す
る。また、第４の実施形態と第６の実施形態との相違点
は、同時オン防止回路１７に２個の抵抗器Ｒ３，Ｒ４を
追加して、ＦＥＴ（Ｑ１，Ｑ２）のゲートバイアス電圧
を所望の値に設定したことにある。Next, a sixth embodiment of the present invention will be described. FIG. 16 is a configuration diagram illustrating a piezoelectric body driving device according to a sixth embodiment. In the figure, the same components as those of the above-described fourth embodiment are denoted by the same reference numerals, and description thereof will be omitted. The fourth embodiment is different from the sixth embodiment in that two resistors R3 and R4 are added to the simultaneous ON prevention circuit 17 so that the gate bias voltage of the FETs (Q1 and Q2) can be set to a desired value. Has been set to the value of.
【００７５】即ち、ＦＥＴ（Ｑ１）のゲートは抵抗器Ｒ
１を介して直流電源ＰＳ１に接続されると共に抵抗器Ｒ
３を介してグランドに接続され、ＦＥＴ（Ｑ２）のゲー
トは抵抗器Ｒ４を介して直流電源ＰＳ１に接続されると
共に抵抗器Ｒ２を介してグランドに接続されている。That is, the gate of the FET (Q1) is connected to the resistor R
1 and a resistor R
3, the gate of the FET (Q2) is connected to the DC power supply PS1 via a resistor R4 and to the ground via a resistor R2.
【００７６】これにより、ＦＥＴ（Ｑ１）のゲートには
抵抗器Ｒ１，Ｒ３によって直流電源ＰＳ１の電圧を分圧
した電圧が印加され、ＦＥＴ（Ｑ２）のゲートには抵抗
器Ｒ２，Ｒ４によって直流電源ＰＳ１の電圧を分圧した
電圧が印加される。As a result, a voltage obtained by dividing the voltage of the DC power supply PS1 is applied to the gate of the FET (Q1) by the resistors R1 and R3, and the DC power supply is applied to the gate of the FET (Q2) by the resistors R2 and R4. A voltage obtained by dividing the voltage of PS1 is applied.
【００７７】従って、抵抗器Ｒ１〜Ｒ４の値を変えるこ
とにより、ＦＥＴ（Ｑ１，Ｑ２）のゲートバイアス電圧
を所望の値に設定することができる。Therefore, by changing the values of the resistors R1 to R4, the gate bias voltage of the FETs (Q1, Q2) can be set to a desired value.
【００７８】[0078]
【発明の効果】以上説明したように本発明の請求項１，
２によれば、次の（１）乃至（４）記載の効果を奏す
る。As described above, according to the first aspect of the present invention,
According to 2, the following effects (1) to (4) can be obtained.
【００７９】（１）第１及び第２コンデンサによって、
充電用パワー素子と放電用パワー素子のそれぞれのゲー
トには、緩衝増幅器から出力されたパルス列信号から直
流成分が除去された同一波形の交流成分が印加されると
共に、前記充電用パワー素子はゲートに印加されたパル
ス列信号のハイレベル期間にオンとなり、前記放電用パ
ワー素子はゲートに印加されたパルス列信号のローレベ
ル期間にオンとなり、さらに、前記パルス列信号には立
ち上がり時間と立ち下がり時間が存在するため、前記充
電用パワー素子のオン状態と放電用パワー素子のオン状
態が重なることがないので、充電用及び放電用パワー素
子を通しての電源の短絡を防止することができ、従来に
比べ極めて簡単な構成によって前記充電用及び放電用パ
ワー素子の破壊を防止することができる。(1) By the first and second capacitors,
To the respective gates of the charging power element and the discharging power element, an AC component having the same waveform obtained by removing the DC component from the pulse train signal output from the buffer amplifier is applied, and the charging power element is connected to the gate. It turns on during the high level period of the applied pulse train signal, the discharge power element turns on during the low level period of the pulse train signal applied to the gate, and the pulse train signal has a rise time and a fall time. Therefore, since the ON state of the charging power element and the ON state of the discharging power element do not overlap, a short circuit of the power supply through the charging and discharging power elements can be prevented. With this configuration, the charging and discharging power elements can be prevented from being destroyed.
【００８０】（２）前記充電用及び放電用パワー素子の
双方が共に動作を停止するのは同時オン防止のための前
記立ち上がり時間と立ち下がり時間のみであるので、圧
電体に印加されるパルス電圧がオフとなったときに誘導
性素子に発生する逆起電力による電流は、前記休止期間
終了後の充電用或いは放電用パワー素子のうちのオン状
態のパワー素子を通して流れるため、従来のようにパワ
ーダイオードを設ける必要が無くなり、部品点数の削
減、部品実装スペースの削減、及びコスト削減を図るこ
とができる。(2) Since both the charging and discharging power elements stop operating only during the rise time and the fall time for preventing simultaneous ON, the pulse voltage applied to the piezoelectric body When the current is turned off, the current due to the back electromotive force generated in the inductive element flows through the on-state power element of the charging or discharging power elements after the end of the idle period. There is no need to provide a diode, so that the number of components, the space for mounting components, and the cost can be reduced.
【００８１】（３）前記緩衝増幅器と充電用及び放電用
パワー素子との間は第１及び第２コンデンサによって直
流成分が分離遮断されているので、従来のようにレベル
シフト回路等を設けることなく充電用パワー素子へ接続
する電源電圧を高電圧とすることができ、部品点数の削
減、部品実装スペースの削減、及びコスト削減を図るこ
とができる。(3) Since the DC component is separated and cut off between the buffer amplifier and the charging and discharging power elements by the first and second capacitors, there is no need to provide a level shift circuit or the like as in the prior art. The power supply voltage connected to the charging power element can be set to a high voltage, so that the number of components, the space for mounting components, and the cost can be reduced.
【００８２】（４）１つの緩衝増幅器から出力されるパ
ルス列信号を用いて充電用及び放電用パワー素子を交互
にオン・オフさせることができるので、従来のトグル回
路等を必要とせず、部品点数の削減、部品実装スペース
の削減、及びコスト削減を図ることができる。(4) Since the charging and discharging power elements can be alternately turned on and off using the pulse train signal output from one buffer amplifier, a conventional toggle circuit or the like is not required, and the number of parts is reduced. , The space for mounting parts, and the cost can be reduced.
【００８３】また、請求項３によれば、上記の効果に加
えて、パルス幅変調回路によって前記パルス列信号にお
けるパルス幅を任意に設定することができるので、圧電
体の動作を安定して制御することができる。According to the third aspect, in addition to the above effects, the pulse width of the pulse train signal can be arbitrarily set by the pulse width modulation circuit, so that the operation of the piezoelectric body is controlled stably. be able to.
【００８４】また、請求項４によれば、上記の効果に加
えて、信号処理装置から出力されたパルス列信号におけ
るパルス波形の立ち上がり時間及び立ち下がり時間が、
前記積分回路の積分定数に基づいて増加する方向に変化
されるので、オン・オフ状態の切り替わり時間が長い電
界効果トランジスタを用いた場合にも、上記と同様の効
果を得ることができる。According to the fourth aspect, in addition to the above effects, the rise time and the fall time of the pulse waveform in the pulse train signal output from the signal processing device are
Since it is changed in an increasing direction based on the integration constant of the integration circuit, the same effect as described above can be obtained even when a field-effect transistor having a long on / off switching time is used.
【図１】本発明の第１の実施形態の圧電体駆動装置を示
す構成FIG. 1 is a configuration showing a piezoelectric body driving device according to a first embodiment of the present invention.
【図２】従来例の圧電体駆動装置を示す構成図FIG. 2 is a configuration diagram showing a conventional piezoelectric driving device.
【図３】従来例のフリップフロップ回路を備えた圧電体
駆動装置を示す構成図FIG. 3 is a configuration diagram showing a piezoelectric driving device including a conventional flip-flop circuit.
【図４】従来例の誘導性リアクタンス素子を備えた圧電
体駆動装置を示す構成図FIG. 4 is a configuration diagram showing a piezoelectric driving device including a conventional inductive reactance element.
【図５】従来例のＰＷＭ回路を備えた圧電体駆動装置を
示す構成図FIG. 5 is a configuration diagram showing a piezoelectric driving device including a conventional PWM circuit.
【図６】従来例のブートストラップ回路を備えた圧電体
駆動装置を示す構成図FIG. 6 is a configuration diagram showing a piezoelectric body driving device including a conventional bootstrap circuit.
【図７】従来例のレベルシフト回路を備えた圧電体駆動
装置を示す構成図FIG. 7 is a configuration diagram showing a piezoelectric driving device including a conventional level shift circuit.
【図８】従来例のレベルシフト回路を備えた圧電体駆動
装置を示す構成図FIG. 8 is a configuration diagram showing a piezoelectric driving device including a conventional level shift circuit.
【図９】本発明の第１の実施形態の動作を説明する信号
波形図FIG. 9 is a signal waveform diagram for explaining the operation of the first embodiment of the present invention.
【図１０】本発明の第１の実施形態の動作を説明する信
号波形図FIG. 10 is a signal waveform chart for explaining the operation of the first embodiment of the present invention.
【図１１】本発明の第２の実施形態の圧電体駆動装置を
示す構成図FIG. 11 is a configuration diagram showing a piezoelectric body driving device according to a second embodiment of the present invention.
【図１２】本発明の第３の実施形態の圧電体駆動装置を
示す構成図FIG. 12 is a configuration diagram showing a piezoelectric body driving device according to a third embodiment of the present invention.
【図１３】本発明の第３の実施形態における他の実施例
を示す構成図FIG. 13 is a configuration diagram showing another example of the third embodiment of the present invention.
【図１４】本発明の第４の実施形態の圧電体駆動装置を
示す構成図FIG. 14 is a configuration diagram illustrating a piezoelectric body driving device according to a fourth embodiment of the present invention.
【図１５】本発明の第５の実施形態の圧電体駆動装置を
示す構成図FIG. 15 is a configuration diagram showing a piezoelectric body driving device according to a fifth embodiment of the present invention.
【図１６】本発明の第６の実施形態の圧電体駆動装置を
示す構成図FIG. 16 is a configuration diagram showing a piezoelectric body driving device according to a sixth embodiment of the present invention.
１１…周波数制御部、１２…電圧制御発振器（ＶＣ
Ｏ）、１３…整流・レベル調整部、１４…ＰＷＭ回路、
１５…緩衝増幅回路、１６…駆動信号出力回路、１７…
同時オン防止回路、３１…増幅回路、３２…波形整形回
路、３３…積分回路、ＰＺ１…圧電体、ＰＺ２…圧電ト
ランス、Ｒｓ…電流検出抵抗器、Ｑ１…ＰチャネルＦＥ
Ｔ、Ｑ２…ＮチャネルＦＥＴ、Ｑ３…ＮＰＮ型トランジ
スタ、Ｑ４…ＰＮＰ型トランジスタ、Ｒ１〜Ｒ４…バイ
アス抵抗器、Ｃ１，Ｃ２…結合コンデンサ、Ｒ…抵抗
器、Ｃ…コンデンサ。11: frequency control unit, 12: voltage controlled oscillator (VC
O), 13: rectification / level adjustment unit, 14: PWM circuit,
15 buffer amplification circuit, 16 drive signal output circuit, 17
Simultaneous ON prevention circuit, 31 amplifying circuit, 32 waveform shaping circuit, 33 integrating circuit, PZ1 piezoelectric body, PZ2 piezoelectric transformer, Rs current detecting resistor, Q1 P-channel FE
T, Q2: N-channel FET, Q3: NPN transistor, Q4: PNP transistor, R1 to R4: bias resistor, C1, C2: coupling capacitor, R: resistor, C: capacitor.
Claims (4)
を制御するためのパルス列信号を生成する信号処理回路
と、プッシュプル接続された充電用パワー素子及び放電
用パワー素子とを備え、前記パルス列信号に基づいて前
記充電用及び放電用パワー素子を交互にオン・オフさせ
て前記圧電体に充放電を行う圧電体駆動装置において、 電源電圧側にソース及びゲートバイアス抵抗器が接続さ
れたＰチャネルパワーＭＯＳ型電界効果トランジスタか
らなる充電用パワー素子と、 グランド側にソース及びゲートバイアス抵抗器が接続さ
れたＮチャネルパワーＭＯＳ型電界効果トランジスタか
らなる放電用パワー素子と、 前記充電用パワー素子及び放電用パワー素子のドレイン
と圧電体との間に接続された誘導性素子と、 前記パルス列信号を増幅して、前記充電用パワー素子及
び放電用パワー素子の両方を駆動制御する１系統の制御
パルス列信号を出力する緩衝増幅回路と、 前記緩衝増幅回路の出力端と前記充電用パワー素子のゲ
ートとの間に接続された第１コンデンサと、 前記緩衝増幅回路の出力端と前記放電用パワー素子のゲ
ートとの間に接続された第２コンデンサとからなること
を特徴とする圧電体駆動装置。1. A pulse processing apparatus comprising: a signal processing circuit for generating a pulse train signal for controlling charging / discharging of a piezoelectric body serving as a capacitive load; and a push-pull connected charging power element and a discharging power element; In a piezoelectric body driving device for charging and discharging the piezoelectric body by alternately turning on and off the charging and discharging power elements based on a signal, a P-channel having a source and a gate bias resistor connected to a power supply voltage side A power element for charging composed of a power MOS type field effect transistor; a power element for discharging composed of an N-channel power MOS type field effect transistor having a source and a gate bias resistor connected to the ground side; An inductive element connected between the drain of the power element for use and the piezoelectric body, and amplifying the pulse train signal A buffer amplifier circuit that outputs a control pulse train signal of one system for driving and controlling both the charging power element and the discharging power element; and between the output terminal of the buffer amplifier circuit and the gate of the charging power element. And a second capacitor connected between the output terminal of the buffer amplifier circuit and the gate of the discharging power element.
の何れか一方を、前記充電用パワー素子のゲートと放電
用パワー素子のゲートとの間に接続したことを特徴とす
る請求項１記載の圧電体駆動装置。2. The piezoelectric device according to claim 1, wherein one of the first capacitor and the second capacitor is connected between a gate of the charging power element and a gate of the discharging power element. Body drive.
のパルス幅を変化して出力するパルス幅変調（ＰＷＭ）
回路を有していることを特徴とする請求項１又は２記載
の圧電体駆動装置。3. The pulse width modulation (PWM) that changes and outputs a pulse width of the pulse train signal.
3. The piezoelectric body driving device according to claim 1, further comprising a circuit.
増幅回路の入力端子との間に積分回路を設けたことを特
徴とする請求項１又は２記載の圧電体駆動装置。4. The piezoelectric body driving device according to claim 1, wherein an integration circuit is provided between an output terminal of the signal processing circuit and an input terminal of the buffer amplification circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10109552A JPH11308875A (en) | 1998-04-20 | 1998-04-20 | Piezoelectric body driven device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10109552A JPH11308875A (en) | 1998-04-20 | 1998-04-20 | Piezoelectric body driven device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11308875A true JPH11308875A (en) | 1999-11-05 |
Family
ID=14513144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10109552A Withdrawn JPH11308875A (en) | 1998-04-20 | 1998-04-20 | Piezoelectric body driven device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11308875A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008043034A (en) * | 2006-08-04 | 2008-02-21 | Sharp Corp | High-voltage output device and ion generator using same |
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-
1998
- 1998-04-20 JP JP10109552A patent/JPH11308875A/en not_active Withdrawn
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