JPH11296371A - アウト・オブ・オ―ダ・レジスタ動作ための装置を有するデ―タ処理システムおよびその方法 - Google Patents
アウト・オブ・オ―ダ・レジスタ動作ための装置を有するデ―タ処理システムおよびその方法Info
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- JPH11296371A JPH11296371A JP11026687A JP2668799A JPH11296371A JP H11296371 A JPH11296371 A JP H11296371A JP 11026687 A JP11026687 A JP 11026687A JP 2668799 A JP2668799 A JP 2668799A JP H11296371 A JPH11296371 A JP H11296371A
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- 230000007246 mechanism Effects 0.000 claims abstract description 20
- 238000013500 data storage Methods 0.000 claims description 55
- 239000000872 buffer Substances 0.000 claims description 24
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- 230000004044 response Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】 （修正有）
【課題】条件レジスタ（ＣＲ）を更新または使用しなけ
ればならない各命令をアウト・オブ・オーダで実行する
ことを許し、それにより、命令実行の並列性を高める。 【解決手段】パイプライン式アーキテクチャを有する中
央処理装置において、ＣＲリネーム機構を使用して、Ｃ
Ｒオペランドに対する論理演算をアウト・オブ・オーダ
で実行することができる。ＣＲデータを更新する命令
は、レジスタに記憶された対応する命令識別子（ＩＩ
Ｄ）を有している。ＣＲ中のデータを使用する後続の条
件レジスタ論理命令は、記憶されたＩＩＤを使用してＩ
ＩＤに対応する命令の実行によってＣＲデータが更新さ
れたときを決定する。ＣＲデータ値更新命令が実行を終
えると、対応する実行装置の終了バスをスヌープするこ
とにより、更新されたデータを取得する。これらの命令
は先の命令が完了する前にＣＲデータを取得することが
できる。
ればならない各命令をアウト・オブ・オーダで実行する
ことを許し、それにより、命令実行の並列性を高める。 【解決手段】パイプライン式アーキテクチャを有する中
央処理装置において、ＣＲリネーム機構を使用して、Ｃ
Ｒオペランドに対する論理演算をアウト・オブ・オーダ
で実行することができる。ＣＲデータを更新する命令
は、レジスタに記憶された対応する命令識別子（ＩＩ
Ｄ）を有している。ＣＲ中のデータを使用する後続の条
件レジスタ論理命令は、記憶されたＩＩＤを使用してＩ
ＩＤに対応する命令の実行によってＣＲデータが更新さ
れたときを決定する。ＣＲデータ値更新命令が実行を終
えると、対応する実行装置の終了バスをスヌープするこ
とにより、更新されたデータを取得する。これらの命令
は先の命令が完了する前にＣＲデータを取得することが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は一般にデータ処理シ
ステムに関し、特に、アウト・オブ・オーダ実行が可能
なデータ処理システムに関する。
ステムに関し、特に、アウト・オブ・オーダ実行が可能
なデータ処理システムに関する。
【０００２】
【従来の技術】コンピュータが発展してより多数の命令
をより高速で実行するようになるにつれ、このプロセス
を最適化するために多くのタイプのアーキテクチャが開
発されてきた。たとえば、縮小命令セット・コンピュー
タ（ＲＩＳＣ）装置は、そのような命令を実行する際に
より少ない命令をより高い並列性で使用して、従来のデ
ータ処理システムによって提供されるよりも迅速に計算
結果を利用できるようにする。ますます並列的な命令実
行を提供することに加え、データ処理システムの中に
は、プロセッサ性能を高めるため、アウト・オブ・オー
ダ命令実行を実現するものもある。アウト・オブ・オー
ダ命令実行は、データ依存なしでディスパッチされた命
令を、命令ストリーム中の、解決されないデータ依存を
有する先の命令よりも前に実行することを動的に許すこ
とにより、プロセッサ性能を高める。データ処理システ
ムによっては、命令がリネームされ、リオーダ・バッフ
ァとも呼ばれる命令順序付けテーブルが、命令完了時で
命令実行を順序付けしなおすことにより、アウト・オブ
・オーダ実行を容易にする。
をより高速で実行するようになるにつれ、このプロセス
を最適化するために多くのタイプのアーキテクチャが開
発されてきた。たとえば、縮小命令セット・コンピュー
タ（ＲＩＳＣ）装置は、そのような命令を実行する際に
より少ない命令をより高い並列性で使用して、従来のデ
ータ処理システムによって提供されるよりも迅速に計算
結果を利用できるようにする。ますます並列的な命令実
行を提供することに加え、データ処理システムの中に
は、プロセッサ性能を高めるため、アウト・オブ・オー
ダ命令実行を実現するものもある。アウト・オブ・オー
ダ命令実行は、データ依存なしでディスパッチされた命
令を、命令ストリーム中の、解決されないデータ依存を
有する先の命令よりも前に実行することを動的に許すこ
とにより、プロセッサ性能を高める。データ処理システ
ムによっては、命令がリネームされ、リオーダ・バッフ
ァとも呼ばれる命令順序付けテーブルが、命令完了時で
命令実行を順序付けしなおすことにより、アウト・オブ
・オーダ実行を容易にする。
【０００３】リオーダ・バッファ装置はまた、投機的な
命令実行を可能にするためにも使用される。したがっ
て、投機的な命令実行をサポートするデータ処理システ
ムは、比較的少ないハードウェアの追加でアウト・オブ
・オーダ実行に適応させることができる。この追加ハー
ドウェアの一部は、命令を発すべき時期および順序を決
定するのに使用される論理を含む。命令を発すべき時期
を決定するためには、パイプラインが命令実行状態にあ
る場合の依存関係および命令を審査しなければならない
ため、そのような発令論理はきわめて複雑になる。発令
論理が正しく設計されていないならば、そのような発令
論理がデータ処理システムにとってのクリティカル・パ
スになり、命令実行の頻度を制限して、アウト・オブ・
オーダ発令によって達成されうる性能ゲインをなくすお
それがある。
命令実行を可能にするためにも使用される。したがっ
て、投機的な命令実行をサポートするデータ処理システ
ムは、比較的少ないハードウェアの追加でアウト・オブ
・オーダ実行に適応させることができる。この追加ハー
ドウェアの一部は、命令を発すべき時期および順序を決
定するのに使用される論理を含む。命令を発すべき時期
を決定するためには、パイプラインが命令実行状態にあ
る場合の依存関係および命令を審査しなければならない
ため、そのような発令論理はきわめて複雑になる。発令
論理が正しく設計されていないならば、そのような発令
論理がデータ処理システムにとってのクリティカル・パ
スになり、命令実行の頻度を制限して、アウト・オブ・
オーダ発令によって達成されうる性能ゲインをなくすお
それがある。
【０００４】多くの従来技術のシステムによって実現さ
れるアウト・オブ・オーダ命令実行は、データ依存なし
でディスパッチされた命令を、命令ストリーム中の、解
決されないデータ依存を有する先の命令よりも前に実行
することを動的に許すことにより、プロセッサ性能を高
める。アーキテクチャに組み込まれている機構（アーキ
テクチャ機構）、たとえばソフトウェアによってアクセ
ス可能なレジスタ（アーキテクチャ・レジスタ）の選択
されたビットをリネームするレジスタ・ファイル・リネ
ームならびに命令順序付けテーブル（リオーダ・バッフ
ァ）が、命令完了時で命令実行を順序付けしなおすこと
により、アウト・オブ・オーダ実行を容易にする。その
ような構造の詳細については、R. M. Tomasuloによる
「An Efficient Algorithm for Exploiting Mulit
iple Arithmetic Units」（IBMJOURNAL, Jan. 196
7, pp. 25-33に発表）を参照すること。これらの装置
はまた、投機的な命令実行を可能にするためにも使用さ
れることが注目されよう。したがって、投機的な命令実
行をサポートするシステム・アーキテクチャは、比較的
少ないハードウェアおよびわずかなオーバーヘッドの追
加でアウト・オブ・オーダ実行に適応させることができ
る。したがって、レジスタ・ファイル・リネームは、投
機的命令実行アーキテクチャを変更せずに、アウト・オ
ブ・オーダ実行をサポートすることができる。
れるアウト・オブ・オーダ命令実行は、データ依存なし
でディスパッチされた命令を、命令ストリーム中の、解
決されないデータ依存を有する先の命令よりも前に実行
することを動的に許すことにより、プロセッサ性能を高
める。アーキテクチャに組み込まれている機構（アーキ
テクチャ機構）、たとえばソフトウェアによってアクセ
ス可能なレジスタ（アーキテクチャ・レジスタ）の選択
されたビットをリネームするレジスタ・ファイル・リネ
ームならびに命令順序付けテーブル（リオーダ・バッフ
ァ）が、命令完了時で命令実行を順序付けしなおすこと
により、アウト・オブ・オーダ実行を容易にする。その
ような構造の詳細については、R. M. Tomasuloによる
「An Efficient Algorithm for Exploiting Mulit
iple Arithmetic Units」（IBMJOURNAL, Jan. 196
7, pp. 25-33に発表）を参照すること。これらの装置
はまた、投機的な命令実行を可能にするためにも使用さ
れることが注目されよう。したがって、投機的な命令実
行をサポートするシステム・アーキテクチャは、比較的
少ないハードウェアおよびわずかなオーバーヘッドの追
加でアウト・オブ・オーダ実行に適応させることができ
る。したがって、レジスタ・ファイル・リネームは、投
機的命令実行アーキテクチャを変更せずに、アウト・オ
ブ・オーダ実行をサポートすることができる。
【０００５】しかし、アーキテクチャ・レジスタを更新
または使用する命令は、そのようなレジスタを１個しか
含まないプロセッサ中では一度に一つずつ実行しなけれ
ばならない。これらの場合、データ依存は、更新する命
令が完了し、アーキテクチャ・レジスタが有効になって
はじめて解決することができる。条件レジスタ（ＣＲ）
の内容を使用または更新する論理演算がそのような命令
を代表する。ＣＲは、プロセッサ演算に関して報告する
データ値、たとえば整数実行条件、浮動小数点実行条件
およびユーザ定義条件値を含む。したがって、ＣＲを更
新または使用する命令が二つ以上あるとき、それらの命
令は、ソフトウェア・プログラムに従う順序で実行され
なければならず、プロセッサ演算に障害を起こしかねな
い。たとえば、ソース・コード中の複雑な「ＩＦ」ステ
ートメントは、多数の条件レジスタ論理命令にコンパイ
ルすることができる。従来技術によると、これらはすべ
てアーキテクチャに組み込まれた共通のＣＲに対して動
作するため、直列化されなければならない。
または使用する命令は、そのようなレジスタを１個しか
含まないプロセッサ中では一度に一つずつ実行しなけれ
ばならない。これらの場合、データ依存は、更新する命
令が完了し、アーキテクチャ・レジスタが有効になって
はじめて解決することができる。条件レジスタ（ＣＲ）
の内容を使用または更新する論理演算がそのような命令
を代表する。ＣＲは、プロセッサ演算に関して報告する
データ値、たとえば整数実行条件、浮動小数点実行条件
およびユーザ定義条件値を含む。したがって、ＣＲを更
新または使用する命令が二つ以上あるとき、それらの命
令は、ソフトウェア・プログラムに従う順序で実行され
なければならず、プロセッサ演算に障害を起こしかねな
い。たとえば、ソース・コード中の複雑な「ＩＦ」ステ
ートメントは、多数の条件レジスタ論理命令にコンパイ
ルすることができる。従来技術によると、これらはすべ
てアーキテクチャに組み込まれた共通のＣＲに対して動
作するため、直列化されなければならない。
【０００６】
【発明が解決しようとする課題】したがって、当該技術
には、ＣＲを更新または使用しなければならない各命令
をアウト・オブ・オーダで実行することを許し、それに
より、命令実行の並列性およびプロセッサ性能を高める
リネーム装置および方法の必要性がある。
には、ＣＲを更新または使用しなければならない各命令
をアウト・オブ・オーダで実行することを許し、それに
より、命令実行の並列性およびプロセッサ性能を高める
リネーム装置および方法の必要性がある。
【０００７】
【課題を解決するための手段】前述した必要性は本発明
によって対処される。したがって、第一の形態で、複数
の命令を通信するための入力回路を含むデータ処理シス
テムが提供される。処理装置が、複数の命令の一つ以上
に応答して、データ値に対して論理演算を実行する。処
理装置は、論理演算オペランドを更新する命令を実行す
る１個以上の実行装置の出力に結合されている。処理装
置はまた、オペランドを更新する命令に対応する命令識
別子（ＩＩＤ）を提供するデータ記憶装置に結合されて
いる。
によって対処される。したがって、第一の形態で、複数
の命令を通信するための入力回路を含むデータ処理シス
テムが提供される。処理装置が、複数の命令の一つ以上
に応答して、データ値に対して論理演算を実行する。処
理装置は、論理演算オペランドを更新する命令を実行す
る１個以上の実行装置の出力に結合されている。処理装
置はまた、オペランドを更新する命令に対応する命令識
別子（ＩＩＤ）を提供するデータ記憶装置に結合されて
いる。
【０００８】さらに、第二の形態で、非直列化論理条件
レジスタ処理のためのデータ処理機構が提供される。こ
のデータ処理機構は、それぞれが少なくとも三つのフィ
ールドを含む１個以上のレジスタを有する命令スタック
を含む待ち行列を組み込む。フィールドの少なくとも二
つが、条件レジスタ・データ値を更新する命令に対応す
る命令識別子（ＩＩＤ）を含む。待ち行列はまた、条件
レジスタ・データ値に対して論理演算を実行するための
論理回路を含む。論理回路は、ＩＩＤを含み、それらの
ＩＩＤを論理回路に通信するデータ記憶装置に結合され
ている。
レジスタ処理のためのデータ処理機構が提供される。こ
のデータ処理機構は、それぞれが少なくとも三つのフィ
ールドを含む１個以上のレジスタを有する命令スタック
を含む待ち行列を組み込む。フィールドの少なくとも二
つが、条件レジスタ・データ値を更新する命令に対応す
る命令識別子（ＩＩＤ）を含む。待ち行列はまた、条件
レジスタ・データ値に対して論理演算を実行するための
論理回路を含む。論理回路は、ＩＩＤを含み、それらの
ＩＩＤを論理回路に通信するデータ記憶装置に結合され
ている。
【０００９】最後に、第三の形態で、非直列化論理条件
レジスタ処理の方法が提供される。この方法は、第一の
条件レジスタ命令を、第一のデータ記憶装置中のデータ
記憶場所の第一の部分に記憶するステップを含む。第二
の条件レジスタ命令が、命令のオペランドに対応する条
件レジスタ・フィールドを更新するならば、対応する命
令識別子（ＩＩＤ）がデータ記憶場所の第二の部分に記
憶される。
レジスタ処理の方法が提供される。この方法は、第一の
条件レジスタ命令を、第一のデータ記憶装置中のデータ
記憶場所の第一の部分に記憶するステップを含む。第二
の条件レジスタ命令が、命令のオペランドに対応する条
件レジスタ・フィールドを更新するならば、対応する命
令識別子（ＩＩＤ）がデータ記憶場所の第二の部分に記
憶される。
【００１０】これらおよび他の特徴および利点は、以下
の詳細な説明を添付図面と併せて参照することによって
より理解されよう。図面は、本発明の唯一の形態を表す
ものではないことに注意されたい。
の詳細な説明を添付図面と併せて参照することによって
より理解されよう。図面は、本発明の唯一の形態を表す
ものではないことに注意されたい。
【００１１】
【発明の実施の形態】本発明は、ＣＲを更新または使用
しなければならない論理命令が二つ以上ある場合のアウ
ト・オブ・オーダ整数装置命令実行をサポートするＣＲ
リネーム機構を提供する。本発明は、ＣＲを更新または
使用しなければならない論理命令が、ＣＲを更新するす
べての先の演算が完了するのを待たずに実行することを
可能にする。
しなければならない論理命令が二つ以上ある場合のアウ
ト・オブ・オーダ整数装置命令実行をサポートするＣＲ
リネーム機構を提供する。本発明は、ＣＲを更新または
使用しなければならない論理命令が、ＣＲを更新するす
べての先の演算が完了するのを待たずに実行することを
可能にする。
【００１２】以下、本発明の動作を詳細に説明する。し
かし、それを論じる前に、本発明の要素の接続状態を記
載する。
かし、それを論じる前に、本発明の要素の接続状態を記
載する。
【００１３】以下の記載では、多くの具体的な詳細、た
とえば特定の語もしくはバイト長などを記して本発明の
徹底的な理解を提供する。しかし、当業者であれば、本
発明をそのような具体的な詳細なしで実施しうることが
明白であろう。他の場合には、不必要な詳細によって本
発明を理解しにくくすることを避けるため、周知の回路
はブロック図形態で示す。大部分には、タイミングの考
察などに関する詳細は、そのような詳細が本発明の完全
な理解を得るのに不要であり、当業者の知識の範囲内で
あるため、省略した。ここで、図面を参照するが、図
中、図示する要素は必ずしも縮尺どおりではなく、ま
た、いくつかの図面を通じて同様な要素を同じ参照番号
によって指定する。
とえば特定の語もしくはバイト長などを記して本発明の
徹底的な理解を提供する。しかし、当業者であれば、本
発明をそのような具体的な詳細なしで実施しうることが
明白であろう。他の場合には、不必要な詳細によって本
発明を理解しにくくすることを避けるため、周知の回路
はブロック図形態で示す。大部分には、タイミングの考
察などに関する詳細は、そのような詳細が本発明の完全
な理解を得るのに不要であり、当業者の知識の範囲内で
あるため、省略した。ここで、図面を参照するが、図
中、図示する要素は必ずしも縮尺どおりではなく、ま
た、いくつかの図面を通じて同様な要素を同じ参照番号
によって指定する。
【００１４】まず図１を参照すると、本発明に使用する
ことができるデータ処理システム１００の例が示されて
いる。このシステムは、中央処理装置（ＣＰＵ）１１
０、たとえば、「The PowerPC Architecture: A Sp
ecification for a New Family of Risk （RIS
C） Processors」（第二版、１９９４、Cathy Mayら
編）に準拠するPowerPCマイクロプロセッサ（PowerPCは
ＩＢＭ社の商標である）を有している。PowerPCマイク
ロプロセッサのより具体的な実現は、「PowerPC 604
Risk Microprocessor User's Manual」（１９９４、
ＩＢＭ社）に記載されている。本発明のＣＲリネーム機
構は、このＣＰＵ１１０に含まれる。ＣＰＵ１１０は、
システム・バス１１２によって種々の他の構成部品に結
合されている。読み取り専用メモリ（ＲＯＭ）１１６が
システム・バス１１２に結合され、データ処理システム
１００の特定の基本機能を制御する基本入出力システム
（ＢＩＯＳ）を含む。また、ランダム・アクセス・メモ
リ（ＲＡＭ）１１４、入出力アダプタ１１８および通信
アダプタ１３４がシステム・バス１１２に結合されてい
る。入出力アダプタ１１８は、ディスク記憶装置１２０
と通信する小型コンピュータ・システム・インタフェー
ス（ＳＣＳＩ）アダプタであってもよい。通信アダプタ
１３４は、バス１１２を外部ネットワークと接続して、
データ処理システムが他の同様なシステムと通信するこ
とを可能にする。また、入出力装置がユーザ・インタフ
ェース・アダプタ１２２およびディスプレイ・アダプタ
１３６を介してシステム・バス１１２に接続されてい
る。キーボード１２４、トラック・ボール１３２、マウ
ス１２６およびスピーカ１２８が、すべてユーザ・イン
タフェース・アダプタ１２２を介してバス１１２に接続
されている。ディスプレイ・モニタ１３８がディスプレ
イ・アダプタ１３６によってシステム・バス１１２に接
続されている。これに関して、ユーザは、キーボート１
２４、トラック・ボール１３２またはマウス１２６を介
してシステムに入力し、スピーカ１２８およびディスプ
レイ１３８を介してシステムから出力を受けることがで
きる。さらには、オペレーティング・システム、たとえ
ばＡＩＸ（ＡＩＸはＩＢＭ社の商標である）を使用し
て、図１に示す種々のコンポーネントの機能を協調させ
ることができる。
ことができるデータ処理システム１００の例が示されて
いる。このシステムは、中央処理装置（ＣＰＵ）１１
０、たとえば、「The PowerPC Architecture: A Sp
ecification for a New Family of Risk （RIS
C） Processors」（第二版、１９９４、Cathy Mayら
編）に準拠するPowerPCマイクロプロセッサ（PowerPCは
ＩＢＭ社の商標である）を有している。PowerPCマイク
ロプロセッサのより具体的な実現は、「PowerPC 604
Risk Microprocessor User's Manual」（１９９４、
ＩＢＭ社）に記載されている。本発明のＣＲリネーム機
構は、このＣＰＵ１１０に含まれる。ＣＰＵ１１０は、
システム・バス１１２によって種々の他の構成部品に結
合されている。読み取り専用メモリ（ＲＯＭ）１１６が
システム・バス１１２に結合され、データ処理システム
１００の特定の基本機能を制御する基本入出力システム
（ＢＩＯＳ）を含む。また、ランダム・アクセス・メモ
リ（ＲＡＭ）１１４、入出力アダプタ１１８および通信
アダプタ１３４がシステム・バス１１２に結合されてい
る。入出力アダプタ１１８は、ディスク記憶装置１２０
と通信する小型コンピュータ・システム・インタフェー
ス（ＳＣＳＩ）アダプタであってもよい。通信アダプタ
１３４は、バス１１２を外部ネットワークと接続して、
データ処理システムが他の同様なシステムと通信するこ
とを可能にする。また、入出力装置がユーザ・インタフ
ェース・アダプタ１２２およびディスプレイ・アダプタ
１３６を介してシステム・バス１１２に接続されてい
る。キーボード１２４、トラック・ボール１３２、マウ
ス１２６およびスピーカ１２８が、すべてユーザ・イン
タフェース・アダプタ１２２を介してバス１１２に接続
されている。ディスプレイ・モニタ１３８がディスプレ
イ・アダプタ１３６によってシステム・バス１１２に接
続されている。これに関して、ユーザは、キーボート１
２４、トラック・ボール１３２またはマウス１２６を介
してシステムに入力し、スピーカ１２８およびディスプ
レイ１３８を介してシステムから出力を受けることがで
きる。さらには、オペレーティング・システム、たとえ
ばＡＩＸ（ＡＩＸはＩＢＭ社の商標である）を使用し
て、図１に示す種々のコンポーネントの機能を協調させ
ることができる。
【００１５】図２は、ＣＰＵ１１０の一部をより詳細に
示す。ＣＰＵ１１０のこの部分は、命令キャッシュ（Ｉ
キャッシュ）２０２、ディスパッチ装置２０４、分岐／
システム処理装置２０５、固定小数点実行装置（ＦＸ
Ｕ）２０６、ロード／ストア装置２０８、浮動小数点装
置（ＦＰＵ）２１０、データ・キャッシュ（Ｄキャッシ
ュ）２１２およびバス・インタフェース装置（ＢＩＵ）
２１４を含む。分岐／システム処理装置２０５はまた、
条件レジスタ（ＣＲ）２０７を含む。Ｉキャッシュ２０
２はディスパッチ装置２０４に結合されて、命令および
制御情報を通信する。ディスパッチ装置２０４は、分岐
／システム処理装置２０５、ＦＸＵ２０６、ロード／ス
トア装置２０８およびＦＰＵ２１０それぞれに結合され
て、複数のディスパッチされた命令を提供する。Ｉキャ
ッシュ２０２はＢＩＵ２１４に結合されて、データおよ
び制御情報を通信する。ＦＸＵ２０６はロード／ストア
装置２０８に結合されて、ロード・データ値、ストア・
データ値および転送データ値を通信する。ロード／スト
ア装置２０８はＦＰＵ２１０に結合されて、ストア・デ
ータ値およびロード・データ値を通信する。ロード／ス
トア装置２０８はまた、Ｄキャッシュ２１２にも結合さ
れて、ロード／ストア要求信号、複数のデータ値および
アドレス値を通信する。Ｄキャッシュ２１２はバス・イ
ンタフェース装置２１４に結合されて、データ入力信
号、データ出力信号および制御信号を通信する。
示す。ＣＰＵ１１０のこの部分は、命令キャッシュ（Ｉ
キャッシュ）２０２、ディスパッチ装置２０４、分岐／
システム処理装置２０５、固定小数点実行装置（ＦＸ
Ｕ）２０６、ロード／ストア装置２０８、浮動小数点装
置（ＦＰＵ）２１０、データ・キャッシュ（Ｄキャッシ
ュ）２１２およびバス・インタフェース装置（ＢＩＵ）
２１４を含む。分岐／システム処理装置２０５はまた、
条件レジスタ（ＣＲ）２０７を含む。Ｉキャッシュ２０
２はディスパッチ装置２０４に結合されて、命令および
制御情報を通信する。ディスパッチ装置２０４は、分岐
／システム処理装置２０５、ＦＸＵ２０６、ロード／ス
トア装置２０８およびＦＰＵ２１０それぞれに結合され
て、複数のディスパッチされた命令を提供する。Ｉキャ
ッシュ２０２はＢＩＵ２１４に結合されて、データおよ
び制御情報を通信する。ＦＸＵ２０６はロード／ストア
装置２０８に結合されて、ロード・データ値、ストア・
データ値および転送データ値を通信する。ロード／スト
ア装置２０８はＦＰＵ２１０に結合されて、ストア・デ
ータ値およびロード・データ値を通信する。ロード／ス
トア装置２０８はまた、Ｄキャッシュ２１２にも結合さ
れて、ロード／ストア要求信号、複数のデータ値および
アドレス値を通信する。Ｄキャッシュ２１２はバス・イ
ンタフェース装置２１４に結合されて、データ入力信
号、データ出力信号および制御信号を通信する。
【００１６】図３〜５は、本発明の原理によるＣＲリネ
ーム機構３００を示す。ＣＲリネーム機構３００は、Ｃ
ＰＵ１１０中の分岐／システム処理装置２０５に組み込
まれている。ディスパッチ装置２０４により、分岐／シ
ステム処理装置２０５向けの命令がＩキャッシュ２０２
から検索され、分岐待ち行列３０１にロードされる。分
岐待ち行列３０１は、命令データ値を含む命令スタック
部３０２を含む。分岐待ち行列３０１は、深さが所定の
値Ｍである先入れ先出し（ＦＩＦＯ）構造であってもよ
い。命令スタック３０２中の各エントリは、機械命令デ
ータ値を普通は２進形態で含む。各命令は、ディスパッ
チ装置２０４によって割り当てられ、アウト・オブ・オ
ーダ命令を順序付けしなおすために完了装置（図示せ
ず）によって使用される命令識別子（ＩＩＤ）部を含
む。アーキテクチャ・レジスタは、更新する命令の完了
と同時に更新される。分岐／システム処理装置２０５向
けの命令は、分岐命令と、条件レジスタ２０７中のデー
タに対して論理演算を実行する命令とを含む。
ーム機構３００を示す。ＣＲリネーム機構３００は、Ｃ
ＰＵ１１０中の分岐／システム処理装置２０５に組み込
まれている。ディスパッチ装置２０４により、分岐／シ
ステム処理装置２０５向けの命令がＩキャッシュ２０２
から検索され、分岐待ち行列３０１にロードされる。分
岐待ち行列３０１は、命令データ値を含む命令スタック
部３０２を含む。分岐待ち行列３０１は、深さが所定の
値Ｍである先入れ先出し（ＦＩＦＯ）構造であってもよ
い。命令スタック３０２中の各エントリは、機械命令デ
ータ値を普通は２進形態で含む。各命令は、ディスパッ
チ装置２０４によって割り当てられ、アウト・オブ・オ
ーダ命令を順序付けしなおすために完了装置（図示せ
ず）によって使用される命令識別子（ＩＩＤ）部を含
む。アーキテクチャ・レジスタは、更新する命令の完了
と同時に更新される。分岐／システム処理装置２０５向
けの命令は、分岐命令と、条件レジスタ２０７中のデー
タに対して論理演算を実行する命令とを含む。
【００１７】条件レジスタ２０７中のデータ値に対して
論理演算を実行する命令を、条件レジスタ論理（ＬＣ
Ｒ）命令と呼ぶ。本発明の原理を組み入れたデータ処理
システムの実施態様では、ＬＣＲ命令は、三つのオペラ
ンド、すなわち、ここではＢＡおよびＢＢと指定する１
対のソース・オペランドと、宛先オペランドＢＴとを要
する。これらの記号それぞれは、条件レジスタ２０７中
の対応するフィールド３０３ａ〜３０３ｃを指す。条件
レジスタ２０７は、数がＰである複数のフィールドを含
むことができる。しかし、代替態様では、ＬＣＲ命令
は、所定の数Ｍの複数のソース・オペランドと、第二の
所定の数Ｎの宛先オペランドを組み入れてもよいことが
当業者によって理解されるであろう。ディスパッチ装置
２０４が、条件レジスタ２０７中のデータを更新する命
令を実行装置（ＸＵ）３０４に発するならば、その命令
の対応するＩＩＤが条件レジスタ・リネーム・バッファ
３０５に送られる。条件レジスタ・リネーム・バッファ
３０５は、複数のレジスタ３０６を含むことができる。
複数のレジスタ３０６は、条件レジスタ２０７中のデー
タ・フィールドの数に等しい数Ｐのレジスタを含むこと
ができる。このような実施態様では、各レジスタ３０６
は、条件レジスタ２０７中のデータ・フィールド３０３
に対応する。リネーム・バッファ３０５中の各レジスタ
３０６はさらに、複数のデータ・フィールド３０７を含
む。第一のデータ・フィールド３０７ａは、条件レジス
タ２０７のフィールド３０３中のデータ値を更新する命
令のＩＩＤを含む。各データ・フィールド３０３はレジ
スタ３０６に対応し、更新する命令のＩＩＤが、更新さ
れるフィールド３０３に対応するレジスタ３０６中のフ
ィールド３０７ａにロードされる。対応するフィールド
３０３中の現在のデータ値はレジスタ３０６のフィール
ド３０７ｂにロードされる。書き込み保留のデータ値も
また、それぞれのレジスタ３０６のフィールド３０７ｃ
にセットされる。フィールド３０７ｃ中の書き込み保留
データ値は１ビット幅であってもよい。
論理演算を実行する命令を、条件レジスタ論理（ＬＣ
Ｒ）命令と呼ぶ。本発明の原理を組み入れたデータ処理
システムの実施態様では、ＬＣＲ命令は、三つのオペラ
ンド、すなわち、ここではＢＡおよびＢＢと指定する１
対のソース・オペランドと、宛先オペランドＢＴとを要
する。これらの記号それぞれは、条件レジスタ２０７中
の対応するフィールド３０３ａ〜３０３ｃを指す。条件
レジスタ２０７は、数がＰである複数のフィールドを含
むことができる。しかし、代替態様では、ＬＣＲ命令
は、所定の数Ｍの複数のソース・オペランドと、第二の
所定の数Ｎの宛先オペランドを組み入れてもよいことが
当業者によって理解されるであろう。ディスパッチ装置
２０４が、条件レジスタ２０７中のデータを更新する命
令を実行装置（ＸＵ）３０４に発するならば、その命令
の対応するＩＩＤが条件レジスタ・リネーム・バッファ
３０５に送られる。条件レジスタ・リネーム・バッファ
３０５は、複数のレジスタ３０６を含むことができる。
複数のレジスタ３０６は、条件レジスタ２０７中のデー
タ・フィールドの数に等しい数Ｐのレジスタを含むこと
ができる。このような実施態様では、各レジスタ３０６
は、条件レジスタ２０７中のデータ・フィールド３０３
に対応する。リネーム・バッファ３０５中の各レジスタ
３０６はさらに、複数のデータ・フィールド３０７を含
む。第一のデータ・フィールド３０７ａは、条件レジス
タ２０７のフィールド３０３中のデータ値を更新する命
令のＩＩＤを含む。各データ・フィールド３０３はレジ
スタ３０６に対応し、更新する命令のＩＩＤが、更新さ
れるフィールド３０３に対応するレジスタ３０６中のフ
ィールド３０７ａにロードされる。対応するフィールド
３０３中の現在のデータ値はレジスタ３０６のフィール
ド３０７ｂにロードされる。書き込み保留のデータ値も
また、それぞれのレジスタ３０６のフィールド３０７ｃ
にセットされる。フィールド３０７ｃ中の書き込み保留
データ値は１ビット幅であってもよい。
【００１８】ＬＣＲ命令は、レジスタ３０６のフィール
ド３０７ａに記憶されたＩＩＤを使用して、条件レジス
タ２０７中のデータ依存を解決する。ＬＣＲ命令がディ
スパッチ装置２０４によって発行され、分岐待ち行列３
０１にロードされるとき、一つ以上のオペランドＢＡ、
ＢＢまたはＢＴを更新する、ＸＵ３０４で保留中の命令
のＩＩＤが、それら３種のオペランドそれぞれに対応す
るフィールド３０８ａ〜３０８ｃにロードされる。ＬＣ
Ｒ命令データ値そのものは、命令スタック３０２の同じ
構成要素のフィールド３０９にロードされる。ＬＣＲ命
令３０９は、実行すべき演算を分岐／システム論理３１
０に知らせ、分岐／システム論理３１０は適時にその命
令を実行する。
ド３０７ａに記憶されたＩＩＤを使用して、条件レジス
タ２０７中のデータ依存を解決する。ＬＣＲ命令がディ
スパッチ装置２０４によって発行され、分岐待ち行列３
０１にロードされるとき、一つ以上のオペランドＢＡ、
ＢＢまたはＢＴを更新する、ＸＵ３０４で保留中の命令
のＩＩＤが、それら３種のオペランドそれぞれに対応す
るフィールド３０８ａ〜３０８ｃにロードされる。ＬＣ
Ｒ命令データ値そのものは、命令スタック３０２の同じ
構成要素のフィールド３０９にロードされる。ＬＣＲ命
令３０９は、実行すべき演算を分岐／システム論理３１
０に知らせ、分岐／システム論理３１０は適時にその命
令を実行する。
【００１９】命令が実行されるにつれ、後続する命令が
命令スタック３０２を下に移動する。ＬＣＲ命令３０９
中の命令データ値およびフィールド３０８ａ〜３０８ｃ
中のＩＩＤがいっしょに命令スタック３０２を下に移動
する。ＬＣＲ命令がスタックの底に達すると、それは実
行の準備ができている。しかし、すべてのデータ依存が
解決されないうちは、命令は実行することができない。
ＬＣＲ命令は、そのオペランド・フィールド３０３中の
有効なデータが利用できるようになるまで待たなければ
ならない。
命令スタック３０２を下に移動する。ＬＣＲ命令３０９
中の命令データ値およびフィールド３０８ａ〜３０８ｃ
中のＩＩＤがいっしょに命令スタック３０２を下に移動
する。ＬＣＲ命令がスタックの底に達すると、それは実
行の準備ができている。しかし、すべてのデータ依存が
解決されないうちは、命令は実行することができない。
ＬＣＲ命令は、そのオペランド・フィールド３０３中の
有効なデータが利用できるようになるまで待たなければ
ならない。
【００２０】分岐／システム処理装置２０５は、実行装
置終了バスをスヌープすることにより、実行を待ってい
るＬＣＲ命令中のデータ依存を解決する。終了バスは、
ＸＵ、たとえばＸＵ３０４からデータを伝送する。デー
タは、条件コード、妥当性ビット、ＩＩＤおよび例外を
含む。ＸＵ３０４中実行中の命令による、条件レジスタ
２０７中のフィールド３０３への書き込みが保留中であ
るならば、次に実行するＬＣＲ命令は、対応するオペラ
ンド・フィールド３０３ａ〜３０３ｃ中で有効なデータ
が利用できるようになるまで待たなければならない。換
言するならば、従来技術によると、次に実行されるＬＣ
Ｒ命令は、ＸＵ３０４中の命令が完了し、条件レジスタ
２０７中のそれぞれのオペランド・フィールド３０３ａ
〜３０３ｃがそれによって更新されるまで待たなければ
ならない。
置終了バスをスヌープすることにより、実行を待ってい
るＬＣＲ命令中のデータ依存を解決する。終了バスは、
ＸＵ、たとえばＸＵ３０４からデータを伝送する。デー
タは、条件コード、妥当性ビット、ＩＩＤおよび例外を
含む。ＸＵ３０４中実行中の命令による、条件レジスタ
２０７中のフィールド３０３への書き込みが保留中であ
るならば、次に実行するＬＣＲ命令は、対応するオペラ
ンド・フィールド３０３ａ〜３０３ｃ中で有効なデータ
が利用できるようになるまで待たなければならない。換
言するならば、従来技術によると、次に実行されるＬＣ
Ｒ命令は、ＸＵ３０４中の命令が完了し、条件レジスタ
２０７中のそれぞれのオペランド・フィールド３０３ａ
〜３０３ｃがそれによって更新されるまで待たなければ
ならない。
【００２１】このボトルネックを緩和するため、本発明
の原理による分岐／システム処理装置２０５では、分岐
／システム論理３１０がＸＵ３０４の終了バスをスヌー
プする。次に実行するＬＣＲ命令が、オペランドＢＡ、
ＢＢおよびＢＴに対する依存関係をそれぞれ反映する、
フィールド３０８ａ〜３０８ｃに含まれるＩＩＤを介し
てそのオペランド依存を分岐／システム論理３１０に知
らせる。これらのＩＩＤは、オペランド値を更新する命
令の識別子である。分岐／システム論理３１０は、ＩＩ
Ｄを使用して、ＸＵ３０４で実行を終了しようとしてい
る対応する命令を求めてスヌープする。フィールド３０
８ａ〜３０８ｃ中の一つ以上のＩＩＤに対応する命令の
ＩＩＤが終了ＩＩＤライン３１１上に出現すると、分岐
／システム論理３１０は、対応する命令が終了しようと
しており、オペランド値が終了条件コード・ライン３１
２上で利用できるようになることを知る。条件コード・
ライン３１２上のオペランド値は、ＸＵ３０４が終了有
効ライン３１３上に妥当性データ値をセットすると有効
になる。終了条件コードは、フィールド３０８ａ〜３０
８ｃのフィールド３１４ａ〜３１４ｃにそれぞれ記憶さ
れる。こうしてオペランド・データ値がすべて解決され
ると、命令スタック３０２の底にあるＬＣＲ命令１０９
は、ＸＵ３０４で実行中の命令が完了するのを待つこと
なく、実行することができる。このようにして、ＬＣＲ
命令は、本発明の原理にしたがって、分岐／システム処
理装置２０５によって非直列化される。
の原理による分岐／システム処理装置２０５では、分岐
／システム論理３１０がＸＵ３０４の終了バスをスヌー
プする。次に実行するＬＣＲ命令が、オペランドＢＡ、
ＢＢおよびＢＴに対する依存関係をそれぞれ反映する、
フィールド３０８ａ〜３０８ｃに含まれるＩＩＤを介し
てそのオペランド依存を分岐／システム論理３１０に知
らせる。これらのＩＩＤは、オペランド値を更新する命
令の識別子である。分岐／システム論理３１０は、ＩＩ
Ｄを使用して、ＸＵ３０４で実行を終了しようとしてい
る対応する命令を求めてスヌープする。フィールド３０
８ａ〜３０８ｃ中の一つ以上のＩＩＤに対応する命令の
ＩＩＤが終了ＩＩＤライン３１１上に出現すると、分岐
／システム論理３１０は、対応する命令が終了しようと
しており、オペランド値が終了条件コード・ライン３１
２上で利用できるようになることを知る。条件コード・
ライン３１２上のオペランド値は、ＸＵ３０４が終了有
効ライン３１３上に妥当性データ値をセットすると有効
になる。終了条件コードは、フィールド３０８ａ〜３０
８ｃのフィールド３１４ａ〜３１４ｃにそれぞれ記憶さ
れる。こうしてオペランド・データ値がすべて解決され
ると、命令スタック３０２の底にあるＬＣＲ命令１０９
は、ＸＵ３０４で実行中の命令が完了するのを待つこと
なく、実行することができる。このようにして、ＬＣＲ
命令は、本発明の原理にしたがって、分岐／システム処
理装置２０５によって非直列化される。
【００２２】分岐／システム論理３１０はまた、条件レ
ジスタ２０７を更新する命令のＩＩＤの、フィールド３
０８ａ〜３０８ｃへの記憶を制御する。ＬＣＲ命令がデ
ィスパッチ装置２０４によって分岐待ち行列３０１にデ
ィスパッチされ、命令スタック３０２の一番上のＬＣＲ
命令３０９にロードされるとき、分岐／システム論理３
１０は、命令オペランドに対応する条件レジスタ２０７
中のフィールド３０３を検出する。そして、分岐／シス
テム論理３１０は制御信号をマルチプレクサ（ＭＵＸ）
３１５に送る。ＭＵＸ３１５は、条件レジスタ・リネー
ム・バッファ３０５中の、条件レジスタ２０７フィール
ドを更新する保留中の命令に対応するＩＩＤ３０７ａそ
れぞれを入力として受ける。制御信号に応答して、ＭＵ
Ｘ３１５は、各ＸＵ３０４中の、ＬＣＲ命令オペランド
ＢＡ、ＢＢおよびＢＴフィールド３０３ａ〜３０３ｃそ
れぞれを更新する保留中の命令のＩＩＤを選択する。そ
して、これらは、分岐待ち行列３０１中のフィールド３
０８ａ〜３０８ｃにロードされ、前記のように、命令ス
タック３０２中の命令が実行されるにつれ、ＬＣＲ命令
３０９とともにスタックを下に移動する。
ジスタ２０７を更新する命令のＩＩＤの、フィールド３
０８ａ〜３０８ｃへの記憶を制御する。ＬＣＲ命令がデ
ィスパッチ装置２０４によって分岐待ち行列３０１にデ
ィスパッチされ、命令スタック３０２の一番上のＬＣＲ
命令３０９にロードされるとき、分岐／システム論理３
１０は、命令オペランドに対応する条件レジスタ２０７
中のフィールド３０３を検出する。そして、分岐／シス
テム論理３１０は制御信号をマルチプレクサ（ＭＵＸ）
３１５に送る。ＭＵＸ３１５は、条件レジスタ・リネー
ム・バッファ３０５中の、条件レジスタ２０７フィール
ドを更新する保留中の命令に対応するＩＩＤ３０７ａそ
れぞれを入力として受ける。制御信号に応答して、ＭＵ
Ｘ３１５は、各ＸＵ３０４中の、ＬＣＲ命令オペランド
ＢＡ、ＢＢおよびＢＴフィールド３０３ａ〜３０３ｃそ
れぞれを更新する保留中の命令のＩＩＤを選択する。そ
して、これらは、分岐待ち行列３０１中のフィールド３
０８ａ〜３０８ｃにロードされ、前記のように、命令ス
タック３０２中の命令が実行されるにつれ、ＬＣＲ命令
３０９とともにスタックを下に移動する。
【００２３】オペランドＢＡ、ＢＢおよびＢＴを更新す
るすべての命令が完了すると、条件レジスタ２０７中の
対応するフィールド３０３ａ〜３０３ｃが有効なデータ
を有する。この場合、命令が終了すると、条件レジスタ
２０７のフィールド３０３ａ〜３０３ｃに対応する、フ
ィールド３０７ｃ中の書き込み保留データ値がクリアさ
れる。そして、分岐／システム論理３１０が条件レジス
タ２０７のフィールド３０３ａ〜３０３ｃのオペランド
値を使用してＬＣＲ命令を実行する。
るすべての命令が完了すると、条件レジスタ２０７中の
対応するフィールド３０３ａ〜３０３ｃが有効なデータ
を有する。この場合、命令が終了すると、条件レジスタ
２０７のフィールド３０３ａ〜３０３ｃに対応する、フ
ィールド３０７ｃ中の書き込み保留データ値がクリアさ
れる。そして、分岐／システム論理３１０が条件レジス
タ２０７のフィールド３０３ａ〜３０３ｃのオペランド
値を使用してＬＣＲ命令を実行する。
【００２４】次に、本発明の原理によるアウト・オブ・
オーダ論理条件レジスタ命令処理方法を流れ図で示す図
６を参照する。ステップ４００で、ＬＣＲ命令がディス
パッチ装置２０４によってディスパッチされ、ステップ
４０１で、分岐待ち行列３０１にロードされる。
オーダ論理条件レジスタ命令処理方法を流れ図で示す図
６を参照する。ステップ４００で、ＬＣＲ命令がディス
パッチ装置２０４によってディスパッチされ、ステップ
４０１で、分岐待ち行列３０１にロードされる。
【００２５】ステップ４０２で、書き込み保留データ値
がフィールド３０７ｃにセットされていないならば、条
件レジスタ・フィールド３０３それぞれに対するフィー
ルド３０７ｂ中の条件レジスタ値は有効であり、ステッ
プ４０３で、次に実行するＬＣＲ命令によって要求され
るデータ値が条件レジスタ・リネーム・バッファ３０５
から読み出される。そして、ステップ４０４でＬＣＲ命
令が実行され、ステップ４０５で、リネーム・バッファ
３０５が条件レジスタ２０７にマッピングされる。
がフィールド３０７ｃにセットされていないならば、条
件レジスタ・フィールド３０３それぞれに対するフィー
ルド３０７ｂ中の条件レジスタ値は有効であり、ステッ
プ４０３で、次に実行するＬＣＲ命令によって要求され
るデータ値が条件レジスタ・リネーム・バッファ３０５
から読み出される。そして、ステップ４０４でＬＣＲ命
令が実行され、ステップ４０５で、リネーム・バッファ
３０５が条件レジスタ２０７にマッピングされる。
【００２６】しかし、ステップ４０２で、一つ以上のフ
ィールド３０７ｃで書き込み保留データ値がセットされ
ているならば、ＸＵ３０４で保留中の命令がフィールド
３０７ｂ中の条件レジスタ・データを無効にする。そし
て、ステップ４０６で、セットされた書き込み保留デー
タ値を有するフィールド３０７ｃに対応するフィールド
３０７ａ中のＩＩＤがフィールド３０８にロードされ
る。ＩＩＤは、保留中の命令によって更新される条件レ
ジスタ２０７中のオペランド・フィールド３０３ａ〜３
０３ｃに対応するフィールド３０８ａ〜３０８ｃにロー
ドされる。分岐／システム論理３１０およびＭＵＸ３１
５が、上述したように、フィールド３０８へのＩＩＤの
書き込みを実施する。
ィールド３０７ｃで書き込み保留データ値がセットされ
ているならば、ＸＵ３０４で保留中の命令がフィールド
３０７ｂ中の条件レジスタ・データを無効にする。そし
て、ステップ４０６で、セットされた書き込み保留デー
タ値を有するフィールド３０７ｃに対応するフィールド
３０７ａ中のＩＩＤがフィールド３０８にロードされ
る。ＩＩＤは、保留中の命令によって更新される条件レ
ジスタ２０７中のオペランド・フィールド３０３ａ〜３
０３ｃに対応するフィールド３０８ａ〜３０８ｃにロー
ドされる。分岐／システム論理３１０およびＭＵＸ３１
５が、上述したように、フィールド３０８へのＩＩＤの
書き込みを実施する。
【００２７】ステップ４０７で、ＸＵ３０４の終了バス
が、ステップ４０６で分岐待ち行列３０１にロードされ
たＩＩＤに対応する終了中の命令のＩＩＤを求めてスヌ
ープされる。ステップ４０８で、スヌープは、フィール
ド３０８に記憶されたＩＩＤに対応する求められる命令
すべてが終了するまで継続する。そして、ステップ４０
９で、対応するＬＣＲ命令オペランドの条件レジスタ・
データ（条件コード）を終了バスから取得する。する
と、次に実行するＬＣＲ命令は、その必要なオペランド
値を有することになり、ステップ４１０で実行される。
ステップ４１１で、条件レジスタ２０７がリネーム・バ
ッファ３０５にマッピングされ、それにより、条件レジ
スタ・リネーム・バッファ３０５中のフィールド３０７
ｂは、ＬＣＲ命令の演算によって更新された条件レジス
タ・データ値を含む。
が、ステップ４０６で分岐待ち行列３０１にロードされ
たＩＩＤに対応する終了中の命令のＩＩＤを求めてスヌ
ープされる。ステップ４０８で、スヌープは、フィール
ド３０８に記憶されたＩＩＤに対応する求められる命令
すべてが終了するまで継続する。そして、ステップ４０
９で、対応するＬＣＲ命令オペランドの条件レジスタ・
データ（条件コード）を終了バスから取得する。する
と、次に実行するＬＣＲ命令は、その必要なオペランド
値を有することになり、ステップ４１０で実行される。
ステップ４１１で、条件レジスタ２０７がリネーム・バ
ッファ３０５にマッピングされ、それにより、条件レジ
スタ・リネーム・バッファ３０５中のフィールド３０７
ｂは、ＬＣＲ命令の演算によって更新された条件レジス
タ・データ値を含む。
【００２８】本発明およびその利点を詳細に記載した
が、請求の範囲によって定義する本発明の真髄および範
囲を逸することなく、種々の変更、代替および修正を本
発明に加えられることが理解されよう。
が、請求の範囲によって定義する本発明の真髄および範
囲を逸することなく、種々の変更、代替および修正を本
発明に加えられることが理解されよう。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）アウト・オブ・オーダ論理条件レジスタ処理のた
めのデータ処理システムであって、論理条件レジスタ演
算を実現する複数の命令を通信するための入力手段と、
前記複数の命令の一つ以上を受け、１個以上の実行装置
それぞれの出力に結合されてそれらから命令オペランド
値を受け、複数の命令識別子（ＩＩＤ）を受けるための
手段を含み、前記複数の命令識別子に対応する実行装置
命令が条件レジスタの内容を更新する処理装置と、前記
構成レジスタからデータを受け、前記処理装置に結合さ
れて前記ＩＩＤを前記処理装置に提供するデータ記憶装
置と、を含むデータ処理システム。 （２）前記処理装置が、前記１個以上の実行装置それぞ
れの出力に結合された論理装置をさらに含み、複数の命
令識別子を受けるための前記手段が、前記論理装置に結
合された命令スタックに含まれる上記（１）記載のデー
タ処理システム。 （３）前記処理装置が所定の深さの命令スタックを含
み、複数の命令識別子を受けるための前記手段が、各命
令スタック・エントリ中に複数のフィールドのサブセッ
トを形成する上記（１）記載のデータ処理システム。 （４）前記処理装置が、前記出力からの妥当性データ値
に応答して、１個以上の実行装置それぞれの前記出力か
ら条件レジスタ・データ値を受ける上記（１）記載のデ
ータ処理システム。 （５）前記入力手段がディスパッチャであり、前記処理
装置が、複数の記憶場所を有し、各記憶場所が少なくと
も三つのデータ・フィールドを有し、前記少なくとも三
つのデータ・フィールドの二つが命令識別子（ＩＩＤ）
を含み、条件コード・データ値を受けるためのサブフィ
ールドを含む分岐待ち行列と、前記分岐待ち行列および
複数の実行装置それぞれの終了バスに結合され、条件レ
ジスタを更新する命令に対応する命令識別子（ＩＩＤ）
を受ける論理装置と、前記論理装置に結合され、複数の
データ・フィールドを有する条件レジスタと、を含む分
岐／システム処理装置であり、前記データ記憶装置が条
件レジスタ・リネーム・バッファであり、前記条件レジ
スタ・リネーム・バッファが、少なくとも三つのデータ
・フィールドを有する複数の記憶レジスタを含み、前記
データ・フィールドの一つが、前記条件レジスタを更新
する命令に対応するＩＩＤを含み、前記データ・フィー
ルドの第二のフィールドが書き込み保留データ値を含
み、前記データ・フィールドの第三のフィールドが条件
コード・データ値を含み、前記複数の記憶レジスタが、
少なくとも前記条件レジスタ中のデータ・フィールドの
数に等しい数の記憶レジスタを含み、ＩＩＤを含む前記
データ・フィールドがマルチプレクサ（ＭＵＸ）によっ
てＩＩＤを含む前記分岐待ち行列の前記二つのデータ・
フィールドに結合され、前記ＭＵＸが前記論理回路から
制御信号を受ける上記（１）記載のデータ処理システ
ム。 （６）データ・プロセッサにおける、非直列化論理条件
レジスタ処理のための機構であって、１個以上の命令レ
ジスタを含む命令スタックを有し、各命令レジスタが、
命令データを含む第一の部分と、第一および第二の命令
識別子を含む少なくとも二つの部分とを含み、前記識別
子が、条件レジスタ・データ値を更新する命令に対応す
るものであり、前記命令データに応答して条件レジスタ
・データ値に対して論理演算を実行するための論理回路
をさらに有する待ち行列と、前記論理回路に結合された
条件レジスタと、一つ以上の記憶場所を有し、各記憶場
所の第一の部分が命令識別子を含み、第二の部分が条件
レジスタ・データ値を含み、前記第一および第二の部分
が前記論理回路に結合されているデータ記憶装置と、を
含む機構。 （７）前記論理回路が１個以上の実行装置の出力バスに
結合されている上記（６）記載の機構。 （８）前記データ記憶装置の各記憶場所が前記条件レジ
スタ中のデータ・フィールドに対応する上記（６）記載
の機構。 （９）前記データ記憶装置の各記憶場所が、第三のデー
タ値を含む第三の部分をさらに含み、前記第三の部分が
前記論理回路に結合され、前記第三のデータ値が書き込
み保留状態を指定する上記（６）記載の機構。 （１０）アウト・オブ・オーダ論理条件レジスタ処理の
方法であって、それぞれが複数のデータ記憶部を含む一
つ以上のデータ記憶場所を有する第一のデータ記憶装置
中の場所の第一のデータ記憶部に第一の条件レジスタ命
令を記憶するステップと、少なくとも一つの第二の条件
レジスタ命令が、前記第一の条件レジスタ命令のオペラ
ンドに対応する少なくとも一つの条件レジスタ・フィー
ルドを更新するならば、前記第二の条件レジスタ命令に
対応する命令識別子を前記複数のデータ記憶部の少なく
とも一つの第二のデータ記憶部に記憶するステップと、
を含む方法。 （１１）１個以上の実行装置それぞれに対応する出力バ
スをスヌープするステップと、前記記憶された命令識別
子の一つ以上に対応する命令識別子が前記バスに出力さ
れるならば、前記出力された識別子それぞれに対応する
条件レジスタ・データ値を取得するステップと、をさら
に含む上記（１０）記載の方法。 （１２）命令識別子を記憶する前記ステップが、少なく
とも一つのデータ記憶場所を有する第二のデータ記憶装
置中のデータ記憶場所に含まれるデータ値に応答する上
記（１０）記載の方法。 （１３）前記第一の条件レジスタ命令のオペランドに対
応する少なくとも一つの条件レジスタ・データ値を、少
なくとも一つのデータ記憶場所を有する第二のデータ記
憶装置のデータ記憶場所から取得するステップをさらに
含む上記（１０）記載の方法。 （１４）命令識別子を記憶する前記ステップが、前記命
令識別子を、少なくとも一つのデータ記憶場所を有する
第二のデータ記憶装置のデータ記憶場所から取得するス
テップをさらに含む上記（１０）記載の方法。 （１５）各データ記憶場所が複数のデータ記憶部を含
み、その第一の部分が前記命令識別子を含み、前記命令
識別子を取得する前記ステップが、前記データ記憶場所
の第二の部分に含まれるデータ値に応答する上記（１
２）記載の方法。 （１６）前記データ記憶場所それぞれの第二の部分に含
まれる前記データ値に応答して一つ以上の条件レジスタ
・データ値を取得するステップをさらに含み、各条件レ
ジスタ・データ値が、対応する場所の第三のデータ記憶
部に含まれている上記（１３）記載の方法。 （１７）１個以上の実行装置それぞれに対応する出力バ
スをスヌープするステップと、前記記憶された命令識別
子の一つ以上に対応する命令識別子が前記バスに出力さ
れるならば、データ有効信号に応答して、前記出力され
た識別子それぞれに対応する条件コードを取得するステ
ップと、それぞれが少なくとも三つのデータ記憶部を有
する複数のデータ・レジスタを有する条件レジスタ・リ
ネーム・バッファの第二の部分中の第一の書き込み保留
データ値に応答して、前記条件レジスタ・リネーム・バ
ッファのデータ・レジスタの第一の部分から前記第一の
条件レジスタ命令のオペランドに対応する少なくとも一
つの条件コードを取得するステップと、をさらに含み、
命令識別子を記憶する前記ステップが、前記少なくとも
一つの第二の条件レジスタ命令が前記第一の条件レジス
タ命令と本質的に同時にディスパッチされるならば、デ
ィスパッチ時に前記命令識別子を前記少なくとも一つの
第二の条件レジスタ命令から取得するステップと、前記
少なくとも一つの第二の条件レジスタ命令が前記第一の
条件レジスタ命令と本質的に同時にディスパッチされな
いならば、前記条件レジスタ・リネーム・バッファの前
記第二の部分中の第二の書き込み保留データ値に応答し
て、第二のデータ記憶装置の前記条件レジスタ・リネー
ム・バッファの第三の部分から前記命令識別子を取得す
るステップと、をさらに含む上記（１０）記載の方法。
の事項を開示する。 （１）アウト・オブ・オーダ論理条件レジスタ処理のた
めのデータ処理システムであって、論理条件レジスタ演
算を実現する複数の命令を通信するための入力手段と、
前記複数の命令の一つ以上を受け、１個以上の実行装置
それぞれの出力に結合されてそれらから命令オペランド
値を受け、複数の命令識別子（ＩＩＤ）を受けるための
手段を含み、前記複数の命令識別子に対応する実行装置
命令が条件レジスタの内容を更新する処理装置と、前記
構成レジスタからデータを受け、前記処理装置に結合さ
れて前記ＩＩＤを前記処理装置に提供するデータ記憶装
置と、を含むデータ処理システム。 （２）前記処理装置が、前記１個以上の実行装置それぞ
れの出力に結合された論理装置をさらに含み、複数の命
令識別子を受けるための前記手段が、前記論理装置に結
合された命令スタックに含まれる上記（１）記載のデー
タ処理システム。 （３）前記処理装置が所定の深さの命令スタックを含
み、複数の命令識別子を受けるための前記手段が、各命
令スタック・エントリ中に複数のフィールドのサブセッ
トを形成する上記（１）記載のデータ処理システム。 （４）前記処理装置が、前記出力からの妥当性データ値
に応答して、１個以上の実行装置それぞれの前記出力か
ら条件レジスタ・データ値を受ける上記（１）記載のデ
ータ処理システム。 （５）前記入力手段がディスパッチャであり、前記処理
装置が、複数の記憶場所を有し、各記憶場所が少なくと
も三つのデータ・フィールドを有し、前記少なくとも三
つのデータ・フィールドの二つが命令識別子（ＩＩＤ）
を含み、条件コード・データ値を受けるためのサブフィ
ールドを含む分岐待ち行列と、前記分岐待ち行列および
複数の実行装置それぞれの終了バスに結合され、条件レ
ジスタを更新する命令に対応する命令識別子（ＩＩＤ）
を受ける論理装置と、前記論理装置に結合され、複数の
データ・フィールドを有する条件レジスタと、を含む分
岐／システム処理装置であり、前記データ記憶装置が条
件レジスタ・リネーム・バッファであり、前記条件レジ
スタ・リネーム・バッファが、少なくとも三つのデータ
・フィールドを有する複数の記憶レジスタを含み、前記
データ・フィールドの一つが、前記条件レジスタを更新
する命令に対応するＩＩＤを含み、前記データ・フィー
ルドの第二のフィールドが書き込み保留データ値を含
み、前記データ・フィールドの第三のフィールドが条件
コード・データ値を含み、前記複数の記憶レジスタが、
少なくとも前記条件レジスタ中のデータ・フィールドの
数に等しい数の記憶レジスタを含み、ＩＩＤを含む前記
データ・フィールドがマルチプレクサ（ＭＵＸ）によっ
てＩＩＤを含む前記分岐待ち行列の前記二つのデータ・
フィールドに結合され、前記ＭＵＸが前記論理回路から
制御信号を受ける上記（１）記載のデータ処理システ
ム。 （６）データ・プロセッサにおける、非直列化論理条件
レジスタ処理のための機構であって、１個以上の命令レ
ジスタを含む命令スタックを有し、各命令レジスタが、
命令データを含む第一の部分と、第一および第二の命令
識別子を含む少なくとも二つの部分とを含み、前記識別
子が、条件レジスタ・データ値を更新する命令に対応す
るものであり、前記命令データに応答して条件レジスタ
・データ値に対して論理演算を実行するための論理回路
をさらに有する待ち行列と、前記論理回路に結合された
条件レジスタと、一つ以上の記憶場所を有し、各記憶場
所の第一の部分が命令識別子を含み、第二の部分が条件
レジスタ・データ値を含み、前記第一および第二の部分
が前記論理回路に結合されているデータ記憶装置と、を
含む機構。 （７）前記論理回路が１個以上の実行装置の出力バスに
結合されている上記（６）記載の機構。 （８）前記データ記憶装置の各記憶場所が前記条件レジ
スタ中のデータ・フィールドに対応する上記（６）記載
の機構。 （９）前記データ記憶装置の各記憶場所が、第三のデー
タ値を含む第三の部分をさらに含み、前記第三の部分が
前記論理回路に結合され、前記第三のデータ値が書き込
み保留状態を指定する上記（６）記載の機構。 （１０）アウト・オブ・オーダ論理条件レジスタ処理の
方法であって、それぞれが複数のデータ記憶部を含む一
つ以上のデータ記憶場所を有する第一のデータ記憶装置
中の場所の第一のデータ記憶部に第一の条件レジスタ命
令を記憶するステップと、少なくとも一つの第二の条件
レジスタ命令が、前記第一の条件レジスタ命令のオペラ
ンドに対応する少なくとも一つの条件レジスタ・フィー
ルドを更新するならば、前記第二の条件レジスタ命令に
対応する命令識別子を前記複数のデータ記憶部の少なく
とも一つの第二のデータ記憶部に記憶するステップと、
を含む方法。 （１１）１個以上の実行装置それぞれに対応する出力バ
スをスヌープするステップと、前記記憶された命令識別
子の一つ以上に対応する命令識別子が前記バスに出力さ
れるならば、前記出力された識別子それぞれに対応する
条件レジスタ・データ値を取得するステップと、をさら
に含む上記（１０）記載の方法。 （１２）命令識別子を記憶する前記ステップが、少なく
とも一つのデータ記憶場所を有する第二のデータ記憶装
置中のデータ記憶場所に含まれるデータ値に応答する上
記（１０）記載の方法。 （１３）前記第一の条件レジスタ命令のオペランドに対
応する少なくとも一つの条件レジスタ・データ値を、少
なくとも一つのデータ記憶場所を有する第二のデータ記
憶装置のデータ記憶場所から取得するステップをさらに
含む上記（１０）記載の方法。 （１４）命令識別子を記憶する前記ステップが、前記命
令識別子を、少なくとも一つのデータ記憶場所を有する
第二のデータ記憶装置のデータ記憶場所から取得するス
テップをさらに含む上記（１０）記載の方法。 （１５）各データ記憶場所が複数のデータ記憶部を含
み、その第一の部分が前記命令識別子を含み、前記命令
識別子を取得する前記ステップが、前記データ記憶場所
の第二の部分に含まれるデータ値に応答する上記（１
２）記載の方法。 （１６）前記データ記憶場所それぞれの第二の部分に含
まれる前記データ値に応答して一つ以上の条件レジスタ
・データ値を取得するステップをさらに含み、各条件レ
ジスタ・データ値が、対応する場所の第三のデータ記憶
部に含まれている上記（１３）記載の方法。 （１７）１個以上の実行装置それぞれに対応する出力バ
スをスヌープするステップと、前記記憶された命令識別
子の一つ以上に対応する命令識別子が前記バスに出力さ
れるならば、データ有効信号に応答して、前記出力され
た識別子それぞれに対応する条件コードを取得するステ
ップと、それぞれが少なくとも三つのデータ記憶部を有
する複数のデータ・レジスタを有する条件レジスタ・リ
ネーム・バッファの第二の部分中の第一の書き込み保留
データ値に応答して、前記条件レジスタ・リネーム・バ
ッファのデータ・レジスタの第一の部分から前記第一の
条件レジスタ命令のオペランドに対応する少なくとも一
つの条件コードを取得するステップと、をさらに含み、
命令識別子を記憶する前記ステップが、前記少なくとも
一つの第二の条件レジスタ命令が前記第一の条件レジス
タ命令と本質的に同時にディスパッチされるならば、デ
ィスパッチ時に前記命令識別子を前記少なくとも一つの
第二の条件レジスタ命令から取得するステップと、前記
少なくとも一つの第二の条件レジスタ命令が前記第一の
条件レジスタ命令と本質的に同時にディスパッチされな
いならば、前記条件レジスタ・リネーム・バッファの前
記第二の部分中の第二の書き込み保留データ値に応答し
て、第二のデータ記憶装置の前記条件レジスタ・リネー
ム・バッファの第三の部分から前記命令識別子を取得す
るステップと、をさらに含む上記（１０）記載の方法。
【図１】本発明の一つの実施態様のデータ処理システム
を表すブロック図である。
を表すブロック図である。
【図２】本発明の実施態様の中央処理装置を表すブロッ
ク図である。
ク図である。
【図３】図４と図５との紙面上の位置関係を示す図であ
る。
る。
【図４】本発明の実施態様にしたがって実現されるアウ
ト・オブ・オーダＣＲリネーム機構を図５とともに示す
ブロック図である。
ト・オブ・オーダＣＲリネーム機構を図５とともに示す
ブロック図である。
【図５】本発明の実施態様にしたがって実現されるアウ
ト・オブ・オーダＣＲリネーム機構を図４とともに示す
ブロック図である。
ト・オブ・オーダＣＲリネーム機構を図４とともに示す
ブロック図である。
【図６】本発明の実施態様のＣＲ更新実行方法を示す流
れ図である。
れ図である。
１００ データ処理システム １１０ ＣＰＵ ２０２ 命令キャッシュ ２０４ ディスパッチ装置 ２０５ 分岐／システム処理装置 ２０６ 固定小数点実行装置 ２０７ 条件レジスタ ２０８ ロード／ストア装置 ２１０ 浮動小数点装置 ２１２ データ・キャッシュ ２１４ バス・インタフェース装置 ３００ ＣＲリネーム機構 ３１０ 分岐／システム論理
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エー・ジェームス・ヴァンノースタンド・ ジュニア アメリカ合衆国78681 テキサス州、 ラ ウンド・ロック、 ロビン・トレイル 1213 (72)発明者 デヴィッド・アンドリュー・スクロター アメリカ合衆国78664 テキサス州、 ラ ウンド・ロック、 スティルミィードウ ８
Claims (17)
- 【請求項１】アウト・オブ・オーダ論理条件レジスタ処
理のためのデータ処理システムであって、 論理条件レジスタ演算を実現する複数の命令を通信する
ための入力手段と、 前記複数の命令の一つ以上を受け、１個以上の実行装置
それぞれの出力に結合されてそれらから命令オペランド
値を受け、複数の命令識別子（ＩＩＤ）を受けるための
手段を含み、前記複数の命令識別子に対応する実行装置
命令が条件レジスタの内容を更新する処理装置と、 前記構成レジスタからデータを受け、前記処理装置に結
合されて前記ＩＩＤを前記処理装置に提供するデータ記
憶装置と、を含むデータ処理システム。 - 【請求項２】前記処理装置が、前記１個以上の実行装置
それぞれの出力に結合された論理装置をさらに含み、 複数の命令識別子を受けるための前記手段が、前記論理
装置に結合された命令スタックに含まれる請求項１記載
のデータ処理システム。 - 【請求項３】前記処理装置が所定の深さの命令スタック
を含み、複数の命令識別子を受けるための前記手段が、
各命令スタック・エントリ中に複数のフィールドのサブ
セットを形成する請求項１記載のデータ処理システム。 - 【請求項４】前記処理装置が、前記出力からの妥当性デ
ータ値に応答して、１個以上の実行装置それぞれの前記
出力から条件レジスタ・データ値を受ける請求項１記載
のデータ処理システム。 - 【請求項５】前記入力手段がディスパッチャであり、前
記処理装置が、 複数の記憶場所を有し、各記憶場所が少なくとも三つの
データ・フィールドを有し、前記少なくとも三つのデー
タ・フィールドの二つが命令識別子（ＩＩＤ）を含み、
条件コード・データ値を受けるためのサブフィールドを
含む分岐待ち行列と、 前記分岐待ち行列および複数の実行装置それぞれの終了
バスに結合され、条件レジスタを更新する命令に対応す
る命令識別子（ＩＩＤ）を受ける論理装置と、 前記論理装置に結合され、複数のデータ・フィールドを
有する条件レジスタと、を含む分岐／システム処理装置
であり、前記データ記憶装置が条件レジスタ・リネーム
・バッファであり、前記条件レジスタ・リネーム・バッ
ファが、少なくとも三つのデータ・フィールドを有する
複数の記憶レジスタを含み、前記データ・フィールドの
一つが、前記条件レジスタを更新する命令に対応するＩ
ＩＤを含み、前記データ・フィールドの第二のフィール
ドが書き込み保留データ値を含み、前記データ・フィー
ルドの第三のフィールドが条件コード・データ値を含
み、前記複数の記憶レジスタが、少なくとも前記条件レ
ジスタ中のデータ・フィールドの数に等しい数の記憶レ
ジスタを含み、ＩＩＤを含む前記データ・フィールドが
マルチプレクサ（ＭＵＸ）によってＩＩＤを含む前記分
岐待ち行列の前記二つのデータ・フィールドに結合さ
れ、前記ＭＵＸが前記論理回路から制御信号を受ける請
求項１記載のデータ処理システム。 - 【請求項６】データ・プロセッサにおける、非直列化論
理条件レジスタ処理のための機構であって、 １個以上の命令レジスタを含む命令スタックを有し、各
命令レジスタが、命令データを含む第一の部分と、第一
および第二の命令識別子を含む少なくとも二つの部分と
を含み、前記識別子が、条件レジスタ・データ値を更新
する命令に対応するものであり、前記命令データに応答
して条件レジスタ・データ値に対して論理演算を実行す
るための論理回路をさらに有する待ち行列と、 前記論理回路に結合された条件レジスタと、 一つ以上の記憶場所を有し、各記憶場所の第一の部分が
命令識別子を含み、第二の部分が条件レジスタ・データ
値を含み、前記第一および第二の部分が前記論理回路に
結合されているデータ記憶装置と、を含む機構。 - 【請求項７】前記論理回路が１個以上の実行装置の出力
バスに結合されている請求項６記載の機構。 - 【請求項８】前記データ記憶装置の各記憶場所が前記条
件レジスタ中のデータ・フィールドに対応する請求項６
記載の機構。 - 【請求項９】前記データ記憶装置の各記憶場所が、第三
のデータ値を含む第三の部分をさらに含み、前記第三の
部分が前記論理回路に結合され、前記第三のデータ値が
書き込み保留状態を指定する請求項６記載の機構。 - 【請求項１０】アウト・オブ・オーダ論理条件レジスタ
処理の方法であって、 それぞれが複数のデータ記憶部を含む一つ以上のデータ
記憶場所を有する第一のデータ記憶装置中の場所の第一
のデータ記憶部に第一の条件レジスタ命令を記憶するス
テップと、 少なくとも一つの第二の条件レジスタ命令が、前記第一
の条件レジスタ命令のオペランドに対応する少なくとも
一つの条件レジスタ・フィールドを更新するならば、前
記第二の条件レジスタ命令に対応する命令識別子を前記
複数のデータ記憶部の少なくとも一つの第二のデータ記
憶部に記憶するステップと、を含む方法。 - 【請求項１１】１個以上の実行装置それぞれに対応する
出力バスをスヌープするステップと、 前記記憶された命令識別子の一つ以上に対応する命令識
別子が前記バスに出力されるならば、前記出力された識
別子それぞれに対応する条件レジスタ・データ値を取得
するステップと、をさらに含む請求項１０記載の方法。 - 【請求項１２】命令識別子を記憶する前記ステップが、
少なくとも一つのデータ記憶場所を有する第二のデータ
記憶装置中のデータ記憶場所に含まれるデータ値に応答
する請求項１０記載の方法。 - 【請求項１３】前記第一の条件レジスタ命令のオペラン
ドに対応する少なくとも一つの条件レジスタ・データ値
を、少なくとも一つのデータ記憶場所を有する第二のデ
ータ記憶装置のデータ記憶場所から取得するステップを
さらに含む請求項１０記載の方法。 - 【請求項１４】命令識別子を記憶する前記ステップが、
前記命令識別子を、少なくとも一つのデータ記憶場所を
有する第二のデータ記憶装置のデータ記憶場所から取得
するステップをさらに含む請求項１０記載の方法。 - 【請求項１５】各データ記憶場所が複数のデータ記憶部
を含み、その第一の部分が前記命令識別子を含み、前記
命令識別子を取得する前記ステップが、前記データ記憶
場所の第二の部分に含まれるデータ値に応答する請求項
１２記載の方法。 - 【請求項１６】前記データ記憶場所それぞれの第二の部
分に含まれる前記データ値に応答して一つ以上の条件レ
ジスタ・データ値を取得するステップをさらに含み、各
条件レジスタ・データ値が、対応する場所の第三のデー
タ記憶部に含まれている請求項１３記載の方法。 - 【請求項１７】１個以上の実行装置それぞれに対応する
出力バスをスヌープするステップと、 前記記憶された命令識別子の一つ以上に対応する命令識
別子が前記バスに出力されるならば、データ有効信号に
応答して、前記出力された識別子それぞれに対応する条
件コードを取得するステップと、 それぞれが少なくとも三つのデータ記憶部を有する複数
のデータ・レジスタを有する条件レジスタ・リネーム・
バッファの第二の部分中の第一の書き込み保留データ値
に応答して、前記条件レジスタ・リネーム・バッファの
データ・レジスタの第一の部分から前記第一の条件レジ
スタ命令のオペランドに対応する少なくとも一つの条件
コードを取得するステップと、をさらに含み、命令識別
子を記憶する前記ステップが、 前記少なくとも一つの第二の条件レジスタ命令が前記第
一の条件レジスタ命令と本質的に同時にディスパッチさ
れるならば、ディスパッチ時に前記命令識別子を前記少
なくとも一つの第二の条件レジスタ命令から取得するス
テップと、 前記少なくとも一つの第二の条件レジスタ命令が前記第
一の条件レジスタ命令と本質的に同時にディスパッチさ
れないならば、前記条件レジスタ・リネーム・バッファ
の前記第二の部分中の第二の書き込み保留データ値に応
答して、第二のデータ記憶装置の前記条件レジスタ・リ
ネーム・バッファの第三の部分から前記命令識別子を取
得するステップと、をさらに含む請求項１０記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US09/024804 | 1998-02-17 | ||
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| Publication Number | Publication Date |
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| JPH11296371A true JPH11296371A (ja) | 1999-10-29 |
| JP3600467B2 JP3600467B2 (ja) | 2004-12-15 |
Family
ID=21822485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02668799A Expired - Fee Related JP3600467B2 (ja) | 1998-02-17 | 1999-02-03 | アウト・オブ・オーダ論理条件レジスタ処理のためのデータ処理システム及び方法 |
Country Status (3)
| Country | Link |
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| US (1) | US6061785A (ja) |
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| KR19990072553A (ko) | 1999-09-27 |
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